公开(公告)号：CN113326218A

公开(公告)日：2021-08-31

申请号：CN202110540644.X

申请日：2021-05-18

Applicant: 中国科学院计算技术研究所

Inventor： 吴济文 ,  赵二虎 ,  徐勇军 ,  马鼎 ,  肖思莹 ,  安晓静

IPC: G06F13/38

Abstract: 一种通信与调试设备电路，其特征在于，包括：第一板间高速通信连接器，包括CPU以太网MAC控制器接口、2路CPU TTL UART接口、时钟模块I2C接口、CPU JTAG接口。千兆以太网PHY芯片，一端与该CPU以太网MAC控制器接口互连，另一端为以太网收发器数据通信接口，包含四对全双工差分线。RJ45网口，包括四对双绞线屏蔽线差分线接口，与该千兆以太网PHY芯片的该四对全双工差分线相连。串口信号电平转换芯片，该串口信号电平转换芯片的一端为2路TTL/CMOS串口信号输入输出接口，分别与该第一板间高速通信连接器上的2路CPU TTL UART接口信号互连与通信，该串口信号电平转换芯片的另一端为双路+/‑5.0V EIA/TIA‑232电平收发器。两路标准DB9串口母头连接器，与该串口信号电平转换芯片的该双路+/‑5.0V EIA/TIA‑232电平收发器互连。

公开(公告)号：CN110708185B

公开(公告)日：2021-06-29

申请号：CN201910826850.X

申请日：2019-09-03

Applicant: 中国科学院计算技术研究所

Inventor： 赵二虎 ,  徐勇军 ,  吴济文 ,  安竹林 ,  李超

IPC: H04L12/24 ,  H04L12/741 ,  H04L12/935 ,  H04L29/06 ,  G06F13/42

Abstract: 本发明提出一种用于人工智能处理器的数据互联方法、系统、芯片和装置，包括通过串联多个PCIe Switch构成PCIe互联拓扑树，PCIe互联拓扑树中第一个PCIe Switch的上游端口与通用处理器相连，每个人工智能处理器均与PCIe互联拓扑树中一个PCIe Switch的下游端口相连；通过PCIe桥将第一传感器连接至PCIe互联拓扑树中任一PCIe Switch的下游端口；搭建PCIe‑SRIO桥接模块，以实现SRIO协议和PCIe协议之间的转换，并将PCIe‑SRIO桥接模块的PCIe端口连接至PCIe互联拓扑树中任一PCIe Switch的下游端口；通过互联多个SRIO交换机构成SRIO互联拓扑树，将PCIe‑SRIO桥接模块的SRIO端口连接到SRIO交换机上，以建立SRIO互联拓扑树与PCIe互联拓扑树的互联通路；通过SRIO桥将第二传感器连接至SRIO互联拓扑树中任一SRIO交换机的空闲端口。