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公开(公告)号：CN105718421A
公开(公告)日：2016-06-29
申请号：CN201610047593.6
申请日：2016-01-25
Applicant: 东南大学
IPC: G06F15/78
CPC classification number: G06F15/781
Abstract: 本申请提供了一种面向多个粗粒度动态可重构阵列的数据缓存更新系统，基于传统的多阵列可重构系统，增加了一个片上更新仲裁模块。该模块与片上数据缓存模块耦合，包括四个分别与片上初始操作数寄存器、片上初始常数寄存器、阵列中间数据存储器和输出寄存器紧耦合的自衰减更新仲裁控制器，用于对片上初始数据、阵列计算中间数据以及输出数据的生命值进行判决，一旦有数据生命终止，就向相应的缓存单元发出数据更新请求。本发明基于对片上数据生命周期进行统一管理，提供了一种片上缓存单元动态复用的实现方法，提高了大规模可重构阵列的存储利用率（其中每个数据的生命周期由软件运行得到，存放在外存中）。
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公开(公告)号：CN107153522B
公开(公告)日：2020-10-02
申请号：CN201710266363.3
申请日：2017-04-21
Applicant: 东南大学
Abstract: 本发明公开了一种面向人工神经网络的动态精度可配近似乘法器，该动态精度可配近似乘法器在外部控制信号的控制下，根据数据的输入特性可以实现乘法运算的精度动态配置，并给出精确结果的近似结果。该动态精度可配近似乘法器带来的精度损失在可接受的范围内，同时提高了乘法的计算速度，大大降低功耗，满足了人工神经网络的计算需求。
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公开(公告)号：CN106294278B
公开(公告)日：2019-03-12
申请号：CN201610619107.3
申请日：2016-08-01
Applicant: 东南大学
IPC: G06F15/78
Abstract: 本发明公开了一种用于动态可重构阵列计算系统的自适硬件预配置控制器，其功能为根据不同应用场景及计算需求选取最优化的动态可重构计算阵列硬件参数并对动态可重构计算阵列进行预配置，其核心结构包括阵列规模计算逻辑、路由结构计算逻辑、预配置信息缓存单元、预配置信息发送控制单元和预配置信息输出接口。本发明将多个计算逻辑紧耦合，组成一个完整的最优化硬件参数选择器，通过向动态可重构计算阵列发送相应的预配置信息，对阵列规模及其路由结构进行预配置，使得动态可重构阵列计算系统在灵活度和专用性能上达到更好的平衡。
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公开(公告)号：CN105653474B
公开(公告)日：2018-11-06
申请号：CN201511017968.6
申请日：2015-12-29
Applicant: 东南大学—无锡集成电路技术研究所
IPC: G06F12/0877 , G06F12/0897
Abstract: 本发明公开了一种面向粗粒度动态可重构处理器的配置缓存控制器，由配置缓存控制逻辑、配置缓存分级表、配置缓存存储器、配置缓存查找表、配置缓存接口、配置缓存解析器和配置缓存控制逻辑组成；上述各组成部分协同工作，实现对配置单元的预取与更新，利用本发明可有效减少可重构阵列读取配置信息所需的时间，提升粗粒度动态可重构系统的性能。
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公开(公告)号：CN106021128B
公开(公告)日：2018-10-30
申请号：CN201610374345.2
申请日：2016-05-31
Applicant: 东南大学—无锡集成电路技术研究所
IPC: G06F12/0862
Abstract: 本发明公开了一种基于步幅和数据相关性的数据预取器及其预取方法，所述预取器包括步幅预取表、历史数据表、数据队列；所述预取方法通过步幅预取表和历史数据表对二级缓存未命中进行检测，判断是否进入预取状态，相应的在数据队列中添加预取请求，并对向外存访问接口发出预取信号进行预取。所述预取器及其预取方法在步幅预取方案的基础上增加关联性预取的技术特点，减少步幅预取方案的训练过程，从而提高步幅预取方案的预取覆盖率，实现性能提升并且节省了大量存储空间。
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Patent Agency Ranking
公开(公告)号：CN107153522A
公开(公告)日：2017-09-12
申请号：CN201710266363.3
申请日：2017-04-21
Applicant: 东南大学
Abstract: 本发明公开了一种面向人工神经网络的动态精度可配近似乘法器，该动态精度可配近似乘法器在外部控制信号的控制下，根据数据的输入特性可以实现乘法运算的精度动态配置，并给出精确结果的近似结果。该动态精度可配近似乘法器带来的精度损失在可接受的范围内，同时提高了乘法的计算速度，大大降低功耗，满足了人工神经网络的计算需求。
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公开(公告)号：CN106294278A
公开(公告)日：2017-01-04
申请号：CN201610619107.3
申请日：2016-08-01
Applicant: 东南大学
IPC: G06F15/78
CPC classification number: G06F15/7871
Abstract: 本发明公开了一种用于动态可重构阵列计算系统的自适硬件预配置控制器，其功能为根据不同应用场景及计算需求选取最优化的动态可重构计算阵列硬件参数并对动态可重构计算阵列进行预配置，其核心结构包括阵列规模计算逻辑、路由结构计算逻辑、预配置信息缓存单元、预配置信息发送控制单元和预配置信息输出接口。本发明将多个计算逻辑紧耦合，组成一个完整的最优化硬件参数选择器，通过向动态可重构计算阵列发送相应的预配置信息，对阵列规模及其路由结构进行预配置，使得动态可重构阵列计算系统在灵活度和专用性能上达到更好的平衡。
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公开(公告)号：CN105790808A
公开(公告)日：2016-07-20
申请号：CN201610099729.8
申请日：2016-02-23
Applicant: 东南大学—无锡集成电路技术研究所
CPC classification number: H04B7/0413 , H04L25/024
Abstract: 本发明提供一种面向MIMO检测的可重构阵列架构，应用于可重构处理器系统中。可重构阵列架构包含通用可重构阵列、特殊可重构阵列及共享存储体。相较于传统的可重构阵列计算架构，本文的架构可以实现多种矩阵运算及多种K值下的完整K?best算法，通过组合异构的可重构阵列，通过灵活的共享存储方式，完成高效的MIMO检测计算。
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公开(公告)号：CN105677582A
公开(公告)日：2016-06-15
申请号：CN201610098958.8
申请日：2016-02-24
Applicant: 东南大学
IPC: G06F12/0811 , G06F12/0884
CPC classification number: G06F12/0811 , G06F12/0884
Abstract: 本发明公开了一种基于大规模嵌入式粗粒度可重构系统配置多模式传输的可控缓存实现方法，其包括系统总线、配置信息总线、外部存储器、片外存储接口、中断控制器、微处理器、共享存储器(即第三级配置缓存控制器)、多可重构处理器、片内外数据传输控制器、片外配置信息存储器、处理单元重构控制器，该处理方法在原有的缓存结构上增加了层次化多模式的配置传输控制器，控制可重构处理器进行配置的传输。本发明通过缓存控制器层次化结构优化了存储资源利用率，且通过多模式传输降低了配置管理复杂度。
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公开(公告)号：CN105656491A
公开(公告)日：2016-06-08
申请号：CN201511015976.7
申请日：2015-12-29
Applicant: 东南大学—无锡集成电路技术研究所
IPC: H03M13/11
CPC classification number: H03M13/116
Abstract: 本发明公开了一种基于可配置计算阵列架构的多码率二元QC-LDPC码译码器及译码方法，译码器包括主控制器、主体译码运算器、数据存储单元和数据传输通路；主控制器用于接收译码请求，并提取译码率信息；主体译码运算器包括可配置计算单元阵列、阵列配置控制逻辑单元和配置存储单元，配置存储单用于译码率及对应的存储配置信息，阵列配置控制逻辑单元用于读取并解析配置信息，可配置计算单元阵列根据解析的配置信息进行重构配置以实现对应译码率的译码。本发明可以通过阵列配置控制逻辑单元对具有多功能的可配置计算单元阵列进行功能配置，从而完成不同译码环境下的不同计算需求。
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