公开(公告)号：CN1414707A

公开(公告)日：2003-04-30

申请号：CN02156895.2

申请日：2002-12-20

Applicant: 清华大学

Inventor： 张秀军 ,  赵明 ,  高春艳 ,  周世东 ,  许希斌 ,  王京

IPC: H03M13/29

Abstract: 用于降低乘积码译码所需存储量和复杂度的方法属于乘积码译码技术领域，其特征在于：它是利用特殊的扩展汉明码作为乘积码子码，这种子码的校正子和出错码元的序号有简单的函数关系；在译码时，它使得硬判决向量的校正子就等于硬判决向量中所有为“1”的码元序号之逐位模2和，校正子的值就等于错误图案中出错码元的序号，校验和等于硬判决向量中所有码元的模2和，从而在已有的软输入软输出译码方法的基础上对译码算法进行了改进。它在保持乘积码译码纠错性能不变的同时，省去了原算法中的查表步骤，使译码所需存储量和复杂度降低，特别在高速通信中需要几个子译码器并行处理时，能用很小的代价换取译码速度的显著提高。

公开(公告)号：CN1411235A

公开(公告)日：2003-04-16

申请号：CN02153873.5

申请日：2002-12-06

Applicant: 清华大学

Inventor： 张秀军 ,  赵明 ,  高春艳 ,  周世东 ,  许希斌 ,  王京

IPC: H04L25/49 ,  H04L1/22 ,  H03M13/05 ,  H03M13/00

Abstract: 用于提高乘积码译码速度的方法及译码装置属于乘积译码器技术领域，其特征在于：它是在已有的单次迭代译码和乘积码迭代译码方法的基础上，利用并行工作的P个行译码器和并行工作的P个列译码器组成的P行或P列译码器来先列后行依次并行的处理乘积码P行或P列信息的译码方法。相应的提出了一个含有并行处理P行或P列的子译码器、接收信号存储器、外信息存储器、RAM读写控制器和多层计数器的乘积码译码装置。它在提高乘积码译码速度的同时，能使所需存储器的数量尽量少，而且总的存储量不变，即采用存储器的数量是原来的P倍，每个存储器的存储量是原来的1/P，但所占的芯片面积增加了不到一倍，因而用很小的代价换取了译码速度的显著提高。