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公开(公告)号：CN108965191A
公开(公告)日：2018-12-07
申请号：CN201810768033.9
申请日：2018-07-13
Applicant: 电信科学技术第五研究所有限公司
IPC: H04L27/26
Abstract: 本发明公开了一种PRACH基带信号生成的实现结构及实现方法，该结构为FPGA结构，包括DFT实现结构和IDFT实现结构，DFT实现结构包括包括只读存储器ROM1、ROM2和ROM3，相位一索引号计算模块、相位二索引号计算模块、加法器一、求模模块和乘法器，只读存储器ROM1、ROM2和ROM3的输入均为读地址；IDFT实现结构包括使能模块、只读存储器次ROM1和次ROM2、次相位一索引号计算模块、次相位二索引号计算模块、次乘法器一、IFFT运算模块和次乘法器二，使能模块包括计数器2和随机存储器RAM，RAM、次ROM1和次ROM2的输入均为读地址。本发明DFT计算时充分利用ZC序列的特殊性，IDFT计算时充分利用其输入信号存在大量零值的特点，简化信号生成过程中DFT和IDFT的计算，进而简化整个信号生成过程。
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公开(公告)号：CN108989258A
公开(公告)日：2018-12-11
申请号：CN201810768157.7
申请日：2018-07-13
Applicant: 电信科学技术第五研究所有限公司
IPC: H04L27/26
Abstract: 本发明公开了一种PRACH基带信号的求模实现结构及实现方法，该结构为现场可编程门阵列FPGA结构，用于实现两个15比特无符号整数x和y的乘积对24576求模，其特征在于，包括分别对x和y进行截位的截位器一和截位器二、S201模块、S202模块、S203模块、S204模块、S205模块、S206模块、S207模块、S208模块、S209模块、S210模块、加法器、减法器、判断器和选择器，截位器一和截位器二具有相同的结构，均包括10个子截位器。本发明通过层层截位，简化求模运算，进而简化信号生成过程中IDFT的计算，从而简化整个信号生成过程。
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公开(公告)号：CN108933752A
公开(公告)日：2018-12-04
申请号：CN201810768159.6
申请日：2018-07-13
Applicant: 电信科学技术第五研究所有限公司
IPC: H04L27/26
Abstract: 本发明公开了一种PRACH基带信号的IDFT实现结构及实现方法，该结构为现场可编程门阵列FPGA结构，包括使能模块、只读存储器ROM1和ROM2、相位一索引号计算模块、相位二索引号计算模块、乘法器一、IFFT运算模块和乘法器二，使能模块包括计数器2和随机存储器RAM，计数器2的输出端与RAM的输入端连接，相位一索引号计算模块的输出端与ROM1的输入端连接，相位二索引号计算模块的输出端与ROM2的输入端连接，乘法器一的输入为使能模块的输出和ROM1的输出，乘法器一的输出端与IFFT运算模块的输入端连接，乘法器二的输入为IFFT的输出和ROM2的输出；RAM、ROM1和ROM2的输入均为读地址。本发明充分利用其输入信号存在大量零值的特点，简化信号生成过程中IDFT的计算，进而简化整个信号生成过程。
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公开(公告)号：CN107451096A
公开(公告)日：2017-12-08
申请号：CN201710473138.7
申请日：2017-06-21
Applicant: 电信科学技术第五研究所有限公司
Abstract: 高吞吐率FFT/IFFT的FPGA信号处理方法，涉及FPGA技术。本发明包括下述步骤：1)读取低频信号的数据，2)将低频信号数据的内容顺次写入RAM的第一存储区及其他各存储区；3)在高频读时钟控制下，按照各存储区的写入顺序，以滑动窗的方式顺次读取各存储区中写入的数据内容，并顺次输出滑动窗中的数据内容，形成数据流；4)自数据流起始时刻，第N个FPGA经过(N-1)个等待周期后进入数据处理阶段以读取数据流并进行FFT运算然后输出运算结果。本发明通过一个RAM将第速率数据转换为高数据速率，使得后续模块能在较高频率上工作，从而达到减少并行度的目的，最终降低了硬件消耗。本发明算法简单，易于工程实现。
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