硬件仿真方法及装置、电子设备及存储介质

    公开(公告)号:CN112328472B

    公开(公告)日:2024-10-15

    申请号:CN202011165059.8

    申请日:2020-10-27

    Inventor: 朱晓强 薛大庆

    Abstract: 一种硬件仿真方法及装置、电子设备及存储介质,该硬件仿真方法包括:将至少一项系统调用数据加载到内核空间内,并在内核空间中存储包括至少一项系统调用数据的数据结构;将包括系统调用指令的用户态仿真数据加载到用户空间内;以及在用户空间中执行系统调用指令,基于系统调用指令获取内核空间中的数据结构中对应于系统调用指令的系统调用数据,并将系统调用数据调用到用户空间内,以用于用户空间中支持系统调用指令的硬件仿真。该硬件仿真方法可以在执行系统调用指令之前提前加载并存储所需的系统调用数据,从而在进行用户空间中支持系统调用指令的硬件仿真时不需要搭建对应该系统调用指令的操作系统,减少硬件仿真过程中的运算量,降低成本。

    指令调度方法以及包括指令调度单元的处理器

    公开(公告)号:CN112379928B

    公开(公告)日:2023-04-07

    申请号:CN202011253606.8

    申请日:2020-11-11

    Abstract: 本公开提供了一种指令调度方法以及包括指令调度单元的处理器,该方法包括:根据需要执行的第一任务产生第一微指令,其中,第一任务不需要目标操作数,第一微指令包括控制域;根据控制域进行选择,将第一微指令分发到第一指令调度队列;将第一微指令从第一指令调度队列提供至第一执行部件,以进行处理,其中,第一执行部件不具有物理寄存器堆写端口。本公开的用于处理无目标操作数的指令且不需要额外增加专属物理寄存器堆写端口的执行部件,不仅可以增大处理器核心的执行调度单元的整体执行带宽,更好地支持同步多线程对执行调度单元吞吐量的需求,还能消除增加物理寄存器堆端口造成的面积需求、绕线困难,以及降低复杂绕线造成的时序约束。

    处理器、电子设备、地址翻译方法以及缓存页表项方法

    公开(公告)号:CN115061955A

    公开(公告)日:2022-09-16

    申请号:CN202210731130.7

    申请日:2022-06-24

    Inventor: 胡世文 薛大庆

    Abstract: 本公开提供了一种处理器、电子设备、地址翻译方法以及缓存页表项方法。该处理器包括翻译后备缓冲器和预设缓存空间。该翻译后备缓冲器与预设缓存空间通信连接,该预设缓存空间配置为缓存用于翻译后备缓冲器且与对象虚拟页号对应的对象页表项的至少部分内容,翻译后备缓冲器配置为创建并缓存对象页表项在预设缓存空间中的对象地址索引,并且允许通过使用对象虚拟页号的至少部分地址信息查询翻译后备缓冲器以得到对象地址索引,其中,对象地址索引用于访问缓存在预设缓存空间中的对象页表项的至少部分内容。该处理器可以节省翻译后备缓冲器的硬件资源。

    矩阵乘法器和处理器
    14.
    发明授权

    公开(公告)号:CN112434256B

    公开(公告)日:2022-09-13

    申请号:CN202011406153.8

    申请日:2020-12-03

    Inventor: 薛大庆 黄河

    Abstract: 一种矩阵乘法器和处理器。该矩阵乘法器用于第一矩阵和第二矩阵的乘法运算,且包括:第一至第三向量寄存器组、乘累加运算单元组以及耦接到第一至第三向量寄存组和乘累加运算单元组的控制器。第一和第二向量寄存器组分别用于存储第一和第二矩阵;乘累加运算单元组包括的多个乘累加运算单元的每个包括第一至第三端;多个乘累加运算单元的第一端被配置为在操作中分别耦接到第一向量寄存器组中被选择的第一向量寄存器的多个第一向量寄存单元;多个乘累加运算单元的第二端彼此相连;多个乘累加运算单元的第三端被配置为在操作中分别耦接到第三向量寄存器组的被选择的第三向量寄存器的多个第三向量寄存单元。

    矩阵乘法器和处理器
    15.
    发明公开

    公开(公告)号:CN112434256A

    公开(公告)日:2021-03-02

    申请号:CN202011406153.8

    申请日:2020-12-03

    Inventor: 薛大庆 黄河

    Abstract: 一种矩阵乘法器和处理器。该矩阵乘法器用于第一矩阵和第二矩阵的乘法运算,且包括:第一至第三向量寄存器组、乘累加运算单元组以及耦接到第一至第三向量寄存组和乘累加运算单元组的控制器。第一和第二向量寄存器组分别用于存储第一和第二矩阵;乘累加运算单元组包括的多个乘累加运算单元的每个包括第一至第三端;多个乘累加运算单元的第一端被配置为在操作中分别耦接到第一向量寄存器组中被选择的第一向量寄存器的多个第一向量寄存单元;多个乘累加运算单元的第二端彼此相连;多个乘累加运算单元的第三端被配置为在操作中分别耦接到第三向量寄存器组的被选择的第三向量寄存器的多个第三向量寄存单元。

    处理器、电子设备、地址翻译方法以及缓存页表项方法

    公开(公告)号:CN115061955B

    公开(公告)日:2025-05-27

    申请号:CN202210731130.7

    申请日:2022-06-24

    Inventor: 胡世文 薛大庆

    Abstract: 本公开提供了一种处理器、电子设备、地址翻译方法以及缓存页表项方法。该处理器包括翻译后备缓冲器和预设缓存空间。该翻译后备缓冲器与预设缓存空间通信连接,该预设缓存空间配置为缓存用于翻译后备缓冲器且与对象虚拟页号对应的对象页表项的至少部分内容,翻译后备缓冲器配置为创建并缓存对象页表项在预设缓存空间中的对象地址索引,并且允许通过使用对象虚拟页号的至少部分地址信息查询翻译后备缓冲器以得到对象地址索引,其中,对象地址索引用于访问缓存在预设缓存空间中的对象页表项的至少部分内容。该处理器可以节省翻译后备缓冲器的硬件资源。

    页表条目合并方法、装置及电子设备

    公开(公告)号:CN111949572B

    公开(公告)日:2024-11-26

    申请号:CN202010860820.3

    申请日:2020-08-24

    Inventor: 徐翠萍 薛大庆

    Abstract: 本申请提供一种页表条目合并方法、装置及电子设备,方法包括:向内存发送数据查询请求;获取针对数据查询请求所查询到的多个页面的页表条目;判断页表条目中是否存在至少两个页表条目在目标粗页面的虚拟地址范围内具有有效映射;若是,将目标粗页面的目标页表条目保存至TLB内,并标识目标页表条目对应的页面尺寸,并配置目标页表条目的子表项;子表项中记录有具有有效映射的页面的虚拟地址与对应的物理地址的对应关系。本申请实施例的方案使得在存在至少两个页表条目具有有效映射时,即可进行页表条目合并。降低了页表条目合并的限制,提高了页表条目合并技术在实际应用中的适用性,提高了TLB内页表条目合并度,进而提高了TLB利用率。

    处理器、用于处理器的数据处理方法及电子设备

    公开(公告)号:CN115098410A

    公开(公告)日:2022-09-23

    申请号:CN202210731118.6

    申请日:2022-06-24

    Inventor: 胡世文 薛大庆

    Abstract: 一种处理器、用于处理器的数据处理方法及电子设备。该处理器包括第一级缓存空间、第一翻译后备缓冲器和至少一个预设缓存空间,第一级缓存空间和至少一个预设缓存空间依序通信连接以形成通信链路,至少一个预设缓存空间包括目标预设缓存空间,第一翻译后备缓冲器与目标预设缓存空间设置在同一路径等级,第一翻译后备缓冲器与目标预设缓存空间通信连接,第一翻译后备缓冲器配置为缓存第一级页表项。该处理器可以提升数据预取器的性能,使得加速器能够使用虚拟地址,从而极大地简化使用异构架构的程序编程模式,能够提升近内存页表遍历器的性能。

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