公开(公告)号：CN112514542A

公开(公告)日：2021-03-16

申请号：CN201980044170.0

申请日：2019-07-12

Applicant: 株式会社自动网络技术研究所 ,  住友电装株式会社 ,  住友电气工业株式会社

Inventor： 平谷俊悟 ,  中村有延 ,  奥见慎祐 ,  原口章 ,  曹衡

IPC: H05K1/18 ,  H01L23/12 ,  H01L25/07 ,  H01L25/18 ,  H05K1/02

Abstract: 一种电力电路(30)，在一个平面设置有与FET(13)的多个端子(131、132、135)连接的多个母排，且各导电片与其他导电片绝缘，其中，具备与FET(13)的漏极端子(131)连接的母排、配置于母排的FET(13)的焊料固定部以及经由导电性的连接片(14)与FET(13)的源极端子(132)连接的母排。

公开(公告)号：CN112368834A

公开(公告)日：2021-02-12

申请号：CN201980044553.8

申请日：2019-07-12

Applicant: 株式会社自动网络技术研究所 ,  住友电装株式会社 ,  住友电气工业株式会社

Inventor： 平谷俊悟 ,  奥见慎祐 ,  中村有延 ,  原口章 ,  曹衡

IPC: H01L25/07 ,  H01L23/12 ,  H01L25/18 ,  H05K1/02 ,  H05K1/18 ,  H05K7/20

Abstract: 电力电路(30)在一平面上设置有与多个FET(13)的端子连接的两个母排(111、112)，且具备夹于母排(111、112)彼此之间的绝缘区域(114)，其中，电力电路(30)具备将所述多个FET(13)中的一组(13A、13C)固定的第一导电片(111)、及将所述多个FET(13)中的另一组(13B、13D)固定的第二导电片(112)，所述多个FET(13)交替地固定于所述第一导电片(111)和所述第二导电片(112)。

公开(公告)号：CN111133845A

公开(公告)日：2020-05-08

申请号：CN201880024620.5

申请日：2018-04-17

Applicant: 株式会社自动网络技术研究所 ,  住友电装株式会社 ,  住友电气工业株式会社

Inventor： 中村有延 ,  奥见慎祐

IPC: H05K1/18 ,  H01L23/12 ,  H01L25/07 ,  H01L25/18 ,  H05K1/02

Abstract: 电路装置具备经由绝缘层而层叠的电路基板、导电板及电路元件。在绝缘层上，通过导电性粘接剂形成一部分夹设于绝缘层与电路基板的反面之间的导电路径。电路元件的第一端子将导电路径电连接，第二端子通过形成于绝缘层的缺失部而与所述导电板电连接。导电体图案延伸设置至电路基板的反面，延伸设置的该导电体图案与导电路径通过相互重叠的各自的面彼此来粘接。