公开(公告)号：CN112433498A

公开(公告)日：2021-03-02

申请号：CN202011376612.2

申请日：2020-11-30

Applicant: 杭州和利时自动化有限公司

Inventor： 田璟哲

IPC: G05B19/042

Abstract: 本申请公开了一种冗余模块实现方法及一种电子设备和计算机可读存储介质，该方法包括：在第一模块为当前主模块、第二模块为当前从模块的情况下，若第一模块接收到降从命令，则第一模块通过将第一使能信号置低电平控制预设功能关闭；第一模块读取第一主从信号，若第一主从信号为高电平，则第一模块更新冗余状态为从；第二模块每隔预设时间周期读取第二主从信号，若第二主从信号为低电平，则第二模块通过将第二使能信号置高电平控制预设功能开启，更新冗余状态为主。在本申请中，模块的冗余切换，采用主动降从，被动升主的方式。只有对方为从时自己才允许升主，主模块处于完全的状态支配地位，主降从操作由其执行，提高了冗余模块切换的稳定性。

公开(公告)号：CN109302255B

公开(公告)日：2020-11-13

申请号：CN201811061657.3

申请日：2018-09-12

Applicant: 杭州和利时自动化有限公司

Inventor： 田璟哲 ,  李航

IPC: H04J3/06

Abstract: 本发明公开了SOE系统的FPGA接收到控制主站的校准信息，对所述校准信息进行提取和解析，获取第二时间信息；根据所述第二时间信息和第二参考信息进行计算，得到SOE系统校准信息；根据所述SOE系统校准信息进行时间同步控制。本方法采用SOE系统的FPGA并行处理的特点并且通过第二时间信息和第二参考信息进行计算得到SOE系统校准信息，达到时钟校准的目的，避免了串行运算造成的时间精准度差的缺点，实现了高实时性同步数据信息的要求。本申请还提供了一种时间同步控制装置、系统和计算机可读存储介质具有上述有益效果。

公开(公告)号：CN109302255A

公开(公告)日：2019-02-01

申请号：CN201811061657.3

申请日：2018-09-12

Applicant: 杭州和利时自动化有限公司

Inventor： 田璟哲 ,  李航

IPC: H04J3/06

Abstract: 本发明公开了SOE系统的FPGA接收到控制主站的校准信息，对所述校准信息进行提取和解析，获取第二时间信息；根据所述第二时间信息和第二参考信息进行计算，得到SOE系统校准信息；根据所述SOE系统校准信息进行时间同步控制。本方法采用SOE系统的FPGA并行处理的特点并且通过第二时间信息和第二参考信息进行计算得到SOE系统校准信息，达到时钟校准的目的，避免了串行运算造成的时间精准度差的缺点，实现了高实时性同步数据信息的要求。本申请还提供了一种时间同步控制装置、系统和计算机可读存储介质具有上述有益效果。