-
公开(公告)号：CN102054107B
公开(公告)日：2013-11-06
申请号：CN201010619832.3
申请日：2010-12-31
Applicant: 北京大学深圳研究生院
IPC: G06F17/50
Abstract: 本发明公开了一种集成电路下层硬件映射方法及装置，通过对描述集成电路算方法的计算机语言程序进行分析，并将其映射为数据控制流图，再转换为算子时空图，并对该数据控制流图进行时序约束，从而根据时序标注对算子时空图进行聚类压缩，再生成集成电路下层硬件电路逻辑描述，从而创造了一种从计算机语言到集成电路下层硬件电路的映射工具，标准化地实现了集成电路从C或MATLAB等语言生成下层硬件的过程，实现起来方便快捷。本发明公开的算子时空图生成方法及装置通过根据数据控制流中数据流的数据相关性将其展开，并调用算子将数据控制流图转换为算子时空图，根据本方法得到的电路，不仅版图规整性加强，并且能够实现低功耗的优化设计。
-
公开(公告)号：CN102054108B
公开(公告)日：2012-08-08
申请号：CN201010620046.5
申请日：2010-12-31
Applicant: 北京大学深圳研究生院
IPC: G06F17/50
Abstract: 本发明公开了一种集成电路下层硬件映射的方法及装置，所述方法包括：程序分析步骤，读取分析程序，匹配出被映射的执行对象和参数对象；数据控制流图生成步骤，将执行对象和参数对象映射成数据控制流图中的相应节点；算子时空图生成步骤，从算子单元库中取出对应的算子单元将数据控制流图展开成算子时空图；时序约束步骤，根据总时序约束对算子时空图的每个层级进行时序约束；时空图压缩步骤，根据时间标注对时空图进行空间上的聚类压缩。本发明还公开了一种时空图的压缩方法及装置，所述方法包括：通过引入控制算子的方式将运算属性相同和/或存储属性相同听算子在空间上进行合并压缩。通过上述方法和装置，提高了集成电路的设计速度。
-
公开(公告)号：CN111512332B
公开(公告)日：2022-12-09
申请号：CN201980005054.8
申请日：2019-02-20
Applicant: 北京大学深圳研究生院 , 佛山赛思禅科技有限公司 , 深圳赛思鹏科技发展有限公司
Abstract: 本发明适用于网络构建技术改进领域，提供了一种联盟链共识下满足分区容忍性的拓扑构造方法，包括：S1、将联盟链共识机制与网络拓扑结构相结合使联盟链共识在概率上满足分区容忍性；S2、将系统的分区容忍性抽象为一类可收敛的Markov过程并获取系统的稳态概率；S3、估算故障信道数量一定时发生分区故障且不满足一致性或可用性的概率及最小修复时间，得到系统的分区容忍概率及平均最小修复时间；S4、根据得到的分区容忍概率及平均最小修复时间分析不同网络拓扑结构下的资源开销和分区容忍性，为不同需求的联盟链共识构造规模适合、分区容忍性高的网络拓扑结构。能够实现CAP三个因素的共存，具有很高的现实意义。
-
公开(公告)号：CN102918812A
公开(公告)日：2013-02-06
申请号：CN200980162018.9
申请日：2009-10-31
Applicant: 北京大学深圳研究生院 , 上海北京大学微电子研究院
IPC: H04L12/803
CPC classification number: H04L47/125 , H04L47/193 , H04L47/30 , H04L47/34
Abstract: 本发明提供一种最小缓存复杂度的负载均衡分组交换结构构造方法，其取消了现有技术中所述的第一级交换和第二级交换之间的虚拟输出队列VOQ这一中间级，使得本发明所述的负载均衡分组交换结构不存在排队延迟问题，进而避免了分组乱序，解决了负载均衡Birkhoff–vonNeumann交换结构能够分组乱序的问题，提高端到端的吞吐量，并且极大地降低缓存复杂度至O（N）。
-
公开(公告)号：CN102184274B
公开(公告)日：2012-10-24
申请号：CN201110053618.0
申请日：2011-03-07
Applicant: 北京大学深圳研究生院
IPC: G06F17/50
Abstract: 本发明一种可重构算子，包括功耗控制模块，功耗控制模块用于对可重构算子的功耗进行控制；功耗控制模块可以根据可重构算子的功能单元不实现任何具体功能时，对可重构算子的供电情况进行控制，或者在可重构算子实现某种具体的功能时，根据可重构算子处理数据的连续性，对输出数据进行控制，以达到降低功耗的目的。本发明还公开了一种包括所述可重构算子的集成电路。本发明还根据可重构算子进行功耗控制的原理提炼出一种用于降低可重构算子功耗的方法。
-
Patent Agency Ranking
公开(公告)号：CN101369226B
公开(公告)日：2012-06-27
申请号：CN200710075658.9
申请日：2007-08-13
Applicant: 北京大学深圳研究生院 , 李挥
IPC: G06F9/44
Abstract: 本发明涉及一种基于开源处理器与开源操作系统的SoC开发方法，步骤如下：首先建立基于开源处理器的SoC开发平台，之后将开源操作系统移植到SoC开发平台。第一步，采用FPGA芯片建立基于开源处理器的SoC平台，相应的HDL设计文件使用综合工具生成FPGA的网表文件，然后使用Quartus工具生成下载文件，通过JTAG端口将其载到SoC硬件平台的FPGA芯片上；第二步，将开源操作系统Linux2.6移植到SoC开发平台上，使用工具链软件cygwin，将按需裁剪后的开源操作系统Linux2.6烧写入ROM中。本发明能增减处理器的IO接口配置与指令集和裁剪操作系统的内核，在片上系统上实施软硬件的协同设计，可以明显的加快相关SoC芯片的开发，降低研发流片的风险，推出先进数字电路、处理器与集成电路设计教学系统。
-
公开(公告)号：CN102054109A
公开(公告)日：2011-05-11
申请号：CN201010622446.X
申请日：2010-12-31
Applicant: 北京大学深圳研究生院
IPC: G06F17/50
Abstract: 本发明公开了一种集成电路下层硬件映射方法及装置，通过对描述集成电路算方法的计算机语言程序进行分析，并将其映射为描述集成电路算法的数据控制流图，再转换为相应的算子时空图，并对数据控制流图进行时序约束，从而根据时序标注对算子时空图进行聚类压缩，再生成集成电路下层硬件电路逻辑描述，从而创造了一种从计算机语言到集成电路下层硬件电路逻辑描述的映射工具，标准化地实现了集成电路从C或MATLAB等语言生成下层硬件的过程，实现起来方便快捷。本发明公开的数据控制流生成方法及装置通过对计算机语言程序分析得到其相应的数据相关性、数据可并行性和相应控制信息等，从而生成相应的数据控制流图，帮助硬件工程师进行硬件设计。
-
公开(公告)号：CN102043886A
公开(公告)日：2011-05-04
申请号：CN201010619849.9
申请日：2010-12-31
Applicant: 北京大学深圳研究生院
IPC: G06F17/50
Abstract: 本发明公开了一种集成电路下层硬件映射方法及装置，通过对描述集成电路算方法的计算机语言程序进行分析，并将其映射为数据控制流图，再转换为算子时空图，并对数据控制流图进行时序约束，从而根据时序标注对算子时空图进行聚类压缩，再生成集成电路下层硬件电路逻辑描述，从而创造了一种从计算机语言到集成电路下层硬件电路的映射工具，标准化地实现了集成电路从C或MATLAB等语言生成下层硬件的过程，实现起来方便快捷。本发明公开的数据控制流图时序约束方法及装置通过对数据控制流进行时序约束，使得根据该约束方法得到的电路具有规整性，并且该方法适用于数字电路的时序设计和验证，可以更大程度上帮助硬件工程师进行硬件设计。
-
公开(公告)号：CN101388847A
公开(公告)日：2009-03-18
申请号：CN200810216867.5
申请日：2008-10-17
Applicant: 北京大学深圳研究生院 , 上海北京大学微电子研究院 , 李挥
IPC: H04L12/56
Abstract: 本发明提供了一种负载均衡电路式分组交换结构及其构建方法，其中所述方法包括：将基于自路由集线器的负载均衡分组交换结构分成第一级交换模块和第二级交换模块；在第一级交换模块输入端前设置虚拟输出群组队列，在第二级交换模块输出端后设置重排序缓存，在分组数据发送到第一级交换前，将分组数据组合成预置长度的数据块，再分割成等长的数据片，添加自路由标签，到达重排序缓存后，把数据片重新组合成所述数据块。本发明所述的一种负载均衡电路式分组交换结构及其构造方法，解决了电路式交换结构能够接入数据流量分布不均的问题，提高了电路式交换结构的吞吐量。
-
公开(公告)号：CN102043886B
公开(公告)日：2012-10-24
申请号：CN201010619849.9
申请日：2010-12-31
Applicant: 北京大学深圳研究生院
IPC: G06F17/50
Abstract: 本发明公开了一种集成电路下层硬件映射方法及装置，通过对描述集成电路算方法的计算机语言程序进行分析，并将其映射为数据控制流图，再转换为算子时空图，并对数据控制流图进行时序约束，从而根据时序标注对算子时空图进行聚类压缩，再生成集成电路下层硬件电路逻辑描述，从而创造了一种从计算机语言到集成电路下层硬件电路的映射工具，标准化地实现了集成电路从C或MATLAB等语言生成下层硬件的过程，实现起来方便快捷。本发明公开的数据控制流图时序约束方法及装置通过对数据控制流进行时序约束，使得根据该约束方法得到的电路具有规整性，并且该方法适用于数字电路的时序设计和验证，可以更大程度上帮助硬件工程师进行硬件设计。
-
-
-
-
-
-
-
-
-
Search Results
28
records
(took 0.055 seconds)
