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公开(公告)号：CN106098932B
公开(公告)日：2019-01-15
申请号：CN201610425841.6
申请日：2016-06-16
Applicant: 北京大学
IPC: H01L45/00
Abstract: 本发明公开了一种线性缓变忆阻器及其制备方法，该忆阻器在电极和阻变材料的界面处插入了一层对离子扩散速率具有调制效应的扩散调制层，本发明使得忆阻器导电细丝的形成和熔断处的离子扩散速率可以通过插入的扩散调制层达到不同的调制效果，从而实现对忆阻器特性的优化，使器件展现出阻值连续线性变化且更趋近于生物突触的特性。同时，器件具有低功耗及制备工艺与传统CMOS工艺相兼容的优点，对于神经网络计算硬件的最终实现有着重要的意义。
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公开(公告)号：CN107133668A
公开(公告)日：2017-09-05
申请号：CN201710291828.0
申请日：2017-04-28
Applicant: 北京大学
Abstract: 本发明公布了一种基于模糊玻尔兹曼机的忆阻神经网络训练方法，使用模糊化处理的方法，将受限玻尔兹曼机网络中连接的强度/权值由确定的数变成为模糊数，得到模糊权值；再将模糊权值代入受限玻尔兹曼机中，得到更适于描述忆阻器器件特性的模糊受限玻尔兹曼机网络；网络的训练过程为对模糊权值进行更新，由此得到训练好的忆阻神经网络。本发明克服了在利用忆阻器作为神经网络硬件中的突触单元时由于器件本身的涨落性带来的对网络精度及稳定性的影响，能够增强神经网络学习的鲁棒性，且具有普适性，可作为建立处理器件固有随机涨落性的神经形态系统的通用方法。
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公开(公告)号：CN106814991A
公开(公告)日：2017-06-09
申请号：CN201710049933.3
申请日：2017-01-23
Applicant: 北京大学
IPC: G06F7/58
Abstract: 本发明公布了基于阻变存储器RRAM的无偏真随机数生成方法及生成器。将两个RRAM通过并联方式连接，使得阻变电压同时施加在两个RRAM上，两个RRAM均处于高阻态且阻值不同；或通过串联方式连接，使得阻变电压通过分压方式落在两个RRAM上，控制施加的阻变电压的大小为单个RRAM的阻变电压的2倍，使得两个RRAM的阻值分别处于高阻和低阻的随机状态；然后，方案A为交替施加正负不同的读取电压；方案B为将产生的信号再接入零位比较器并将两个零位比较器的输出端一起接入选择器，同时添加一个周期的时钟信号作为选择信号，交替输出两个零位比较器的结果。本发明在保证产生无偏性真随机数的同时，操作简单易行，实用性强。
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公开(公告)号：CN119201037A
公开(公告)日：2024-12-27
申请号：CN202411249930.0
申请日：2024-09-06
Applicant: 北京大学
Abstract: 本发明提供一种基于忆阻器的三角函数实现方法，属于存算一体技术领域。本发明方法，首先基于cordic算法角度计算精度，对目标角度进行拆分，对拆分后的角度集系数进行分组，再按分组，在三角函数计算模块中进行迭代计算，且各组同步进行，最后汇总分组计算结果，在汇总三角函数计算模块中计算最终结果。本发明方法采用分组并行流水设计的三角函数存算一体计算架构及对应数据流，实现以cordic算法为基础的非线性函数计算任务，实现高精度三角函数计算，完善了三角函数硬件加速在存算一体领域的空白，促进存算一体技术和大模型技术的进一步发展。
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公开(公告)号：CN119007775A
公开(公告)日：2024-11-22
申请号：CN202411006856.X
申请日：2024-07-25
Applicant: 北京大学
Abstract: 本发明公开了一种基于1T2R忆阻器阵列的动态图处理方法，属于存内计算和图计算技术领域。本发明在由1T2R单元组成的忆阻器阵列上存储图的邻接矩阵，将节点的状态存储于(i，i)位置的1T2R单元中，边的信息存储于(i，j)位置的1T2R单元，代表节点i到节点j之间的连接关系；将对图的节点和边的操作映射为对1T2R忆阻器阵列中相应单元的操作，高效地进行动态图存储与动态图处理。本发明通过阵列操作方式，有效降低了动态图处理过程的时间复杂度，可以在O(1)时间复杂度下实现节点增加、节点删除、边增加、边删除，有效提升了动态图处理的计算速度，并在动态图数据的存储上实现更高的存储密度。
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Patent Agency Ranking
公开(公告)号：CN118761447A
公开(公告)日：2024-10-11
申请号：CN202410892355.X
申请日：2024-07-04
Applicant: 北京大学
Abstract: 本发明公开了一种物理不可克隆存内计算电路及其操作方法，以实现在存算一体系统中对神经网络知识产权进行保护。本发明通过利用忆阻器本身的物理不可克隆特性来重排原有数据的存储方式，构建了物理不可克隆编程、读出与存内计算操作，可以使得存内计算模块中的数据在工作过程中得到保护。本发明的物理不可克隆存内计算电路中的基于1T1R单元结构的存内计算阵列可以不受影响地进行读操作与存内计算操作；解码模块完全由组合逻辑构成，其计算不占用额外时钟周期。通过构建本发明的物理不可克隆存内计算电路，可以有效防止存储于忆阻器阵列中的数据被未授权读取，从而保护存算一体芯片中的神经网络知识产权。
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公开(公告)号：CN116959528A
公开(公告)日：2023-10-27
申请号：CN202311141769.0
申请日：2023-09-06
Applicant: 北京大学 , 北方集成电路技术创新中心(北京)有限公司
IPC: G11C13/00
Abstract: 本发明提供了一种面向多值忆阻器阵列的写‑校验电路及方法，属于微电子技术领域；本发明电路包括控制状态机、高电压通路和读出电路，通过写‑校验电路中控制状态机控制高电压通路和读出电路，实现对多值忆阻器阵列的写‑校验，写‑校验电路的读出电路中钳位放大器、钳位三极管和读出电阻组成的钳位电路使得可以读出具有更大开关比的器件的电导值，实现多值器件的精确读出；同时写‑校验方法中等待功能的引入，减少脉冲施加次数，降低弛豫时间对编程精度的影响，可以用更高的精度实现器件的编程。
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公开(公告)号：CN116419578A
公开(公告)日：2023-07-11
申请号：CN202310687808.0
申请日：2023-06-12
Applicant: 北京大学
IPC: H10B63/00
Abstract: 本发明公开了一种基于局部单晶相的降低初始化电压的阻变存储器及其制备方法。所述阻变存储器包括依次层叠的底部金属布线层、底电极、阻变介质层、顶电极和顶部金属布线层，在阻变介质层中引入局部单晶相，通过局部单晶相促进导电细丝的生长，显著降低器件的初始化操作电压，同时通过局部单晶相可以限制初始化中导电细丝生成和断裂的位置，降低后续操作的随机性。该阻变存储器的制备方法与传统CMOS工艺相兼容，可以直接用在后端集成工艺中，进行大规模生产；而且，通过降低器件的初始化电压，可以帮助器件与更加先进制程的CMOS进行集成，进一步降低存储单元的密度。
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公开(公告)号：CN115988956B
公开(公告)日：2023-06-02
申请号：CN202310046225.X
申请日：2023-01-31
Applicant: 北京大学
IPC: H10N70/20
Abstract: 本发明公开了一种相变温度可调的超晶格Mott相变器件，包括单晶氧化铝基底及其上由多层单晶二氧化钒薄膜和单晶二氧化铌薄膜交替层叠构成的超晶格薄膜，器件电极位于超晶格薄膜上，两个电极之间为超晶格平面沟道区。通过PLD法在氧化铝基底上交替生长二氧化钒和二氧化铌单晶薄膜获得的超晶格薄膜不仅能够有效融合两种材料的相变特性，所引入的多个存在应力的晶体界面也会影响材料的相变温度，可以将Mott材料的相变温度调节到与集成电路芯片工作环境相匹配的范围。相较于离子掺杂调节相变温度的方式，本发明能够提供更大的相变温度调节范围，大幅度降低Mott器件的能量消耗，确保正常稳定的工作效果，对于神经形态器件的发展和广泛应用具有重要意义。
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公开(公告)号：CN115881702B
公开(公告)日：2023-06-02
申请号：CN202310173495.7
申请日：2023-02-28
Applicant: 北京大学
Abstract: 本发明公开了一种利用合金电极调控氧化铪基铁电材料铁电性的方法。在采用氧化铪基铁电材料的铁电层的上下两面分别设置顶电极和底电极，其中，顶电极和/或底电极采用两种或更多种金属组成的合金材料，通过调节这两种或更多种金属的比例来调节合金材料的属性，从而对氧化铪基铁电材料的剩余极化和矫顽场的偏置实现调控。本发明首次提出采用合金电极对氧化铪基铁电材料的剩余极化和矫顽场的偏置进行调控，通过逐渐调节合金电极中各金属的比例，可以获得单种金属所不具备的中间特性，从而实现连续调节、精确调节的效果。本发明对铁电器件性能的调控和优化有重要价值，为铁电器件在存储、逻辑和类脑计算领域的应用提供了重要的支撑作用。
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