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公开(公告)号：CN112164546B
公开(公告)日：2022-05-03
申请号：CN202011032721.2
申请日：2016-03-10
Applicant: 住友电工印刷电路株式会社
Abstract: 本发明的平面线圈元件具备：绝缘性基膜，其具有第一面及第一面的相反侧的第二面；第一导电图案，其层叠在该绝缘性基膜的第一面的面侧；以及第一绝缘层，其从第一面侧包覆该第一导电图案，在该平面线圈元件中，上述第一导电图案具有芯体和在该芯体的外表面通过镀敷而层叠的扩宽层，上述芯体具有在上述绝缘性基膜层叠的薄的导电层，上述第一导电图案的平均厚度相对于第一导电图案的平均回路间距的比大于或等于1/2而小于或等于5。
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公开(公告)号：CN108141959A
公开(公告)日：2018-06-08
申请号：CN201680058317.8
申请日：2016-10-03
Applicant: 住友电工印刷电路株式会社
Abstract: 根据本发明一个方面的印刷线路板层叠在具有开口的密闭壳体的内表面上，从而以气密的方式覆盖该开口，该印刷线路板至少在覆盖该开口的区域中包括含有液晶聚合物作为主要成分的遮蔽层。根据本发明的另一方面的电子部件包括具有开口的密闭壳体，以及层叠在该密闭壳体的内表面从而以气密的方式覆盖该开口的印刷线路板，其中，该印刷线路板至少在覆盖该开口的区域中包括含有液晶聚合物作为主要成分的遮蔽层。
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公开(公告)号：CN114945242B
公开(公告)日：2024-12-27
申请号：CN202210663132.7
申请日：2017-10-05
Applicant: 住友电工印刷电路株式会社
Abstract: 根据本发明的一方面的印刷电路板设有：具有绝缘特性的基膜；和包括堆叠在基膜的至少一个表面侧并布置成行的多个配线部分的导电图案；以及将导电图案和基膜的外表面覆盖的绝缘层，其中多个配线部分具有1‑20μm的平均间距和30‑120μm的平均高度，并且在截面图中彼此相邻的多个配线部分间的绝缘层的填充面积比率不小于95％，多个配线部分的平均高度与平均间距的比率为2.0以上12.0以下。根据本发明的另一方面的用于制造印刷电路板的方法包括：用于将导电图案堆叠在基膜的至少一个表面侧上的步骤；用于将绝缘膜铺设在导电图案和基膜的外表面上的步骤；以及用于对通过铺设有绝缘层而获得的堆叠体执行真空热压的步骤。
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公开(公告)号：CN107430922B
公开(公告)日：2020-10-27
申请号：CN201680015450.5
申请日：2016-03-10
Applicant: 住友电工印刷电路株式会社
Abstract: 本发明的平面线圈元件具备：绝缘性基膜，其具有第一面及第一面的相反侧的第二面；第一导电图案，其层叠在该绝缘性基膜的第一面的面侧；以及第一绝缘层，其从第一面侧包覆该第一导电图案，在该平面线圈元件中，上述第一导电图案具有芯体和在该芯体的外表面通过镀敷而层叠的扩宽层，上述第一导电图案的平均厚度相对于第一导电图案的平均回路间距的比大于或等于1/2而小于或等于5。
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公开(公告)号：CN109804721A
公开(公告)日：2019-05-24
申请号：CN201780063435.2
申请日：2017-10-05
Applicant: 住友电工印刷电路株式会社
Abstract: 根据本发明的一方面的印刷电路板设有：具有绝缘特性的基膜；和包括堆叠在基膜的至少一个表面侧并布置成行的多个配线部分的导电图案；以及将导电图案和基膜的外表面覆盖的绝缘层，其中多个配线部分具有1-20μm的平均间距和30-120μm的平均高度，并且在截面图中彼此相邻的多个配线部分间的绝缘层的填充面积比率不小于95％。根据本发明的另一方面的用于制造印刷电路板的方法包括：用于将导电图案堆叠在基膜的至少一个表面侧上的步骤；用于将绝缘膜铺设在导电图案和基膜的外表面上的步骤；以及用于对通过铺设有绝缘层而获得的堆叠体执行真空热压的步骤。
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