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公开(公告)号：CN117040996B
公开(公告)日：2024-02-13
申请号：CN202311295827.5
申请日：2023-10-09
Applicant: 之江实验室
Abstract: 本发明公开了并行传输下IQ延迟对齐与定时同步联合实现方法和系统，本发明对输入的I/Q两路数据进行相位可配的匹配滤波之后输出两倍符号速率的采样信号，对I路和Q路信号分别进行定时误差检测和环路滤波，并对中心采样点进行相位累加和IQ延迟校正，分别获取I/Q两路匹配滤波的输入数据起始位置和滤波系数地址索引，得到对应的匹配滤波输入数据和系数。当I/Q两路信号同时为最佳采样时刻的信号时，环路收敛，输出信号即为无IQ延迟的最佳采样信号。本发明适用于任意带宽的高速并行传输系统，能够灵活支持任意倍符号速率的采样和1个符号周期以内的IQ延迟校正，同时解决了定时同步和IQ延迟对齐两大问题。
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Patent Agency Ranking
公开(公告)号：CN117150196A
公开(公告)日：2023-12-01
申请号：CN202311080392.2
申请日：2023-08-25
Applicant: 之江实验室
Abstract: 本发明提出一种基于FPGA的高速紧凑流水线型矩阵转置实现方法，对FPGA中M路并行流水线输入的N行×N列矩阵X进行转置，得到M路并行流水线输出的矩阵XT(M≤N)，该方法包括：将M路并行数据整形为K路并行数据(K为不小于M且能整除N的最小值，计N＝αK，α为正整数)；开辟K个RAM空间，每个空间的深度为L＝N2/K；将输入的K路并行数据整序后按照配置好的地址写入K个RAM空间，同时将该地址中的数据读出后整序输出，最后将K路并行数据整形为M路并行数据，得到转置后的M路并行输出的N行×N列矩阵XT。本发明满足多路并行数据流水线输入条件下无缓存转置，且所占空间仅为传统的50％。
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公开(公告)号：CN117040996A
公开(公告)日：2023-11-10
申请号：CN202311295827.5
申请日：2023-10-09
Applicant: 之江实验室
Abstract: 本发明公开了并行传输下IQ延迟对齐与定时同步联合实现方法和系统，本发明对输入的I/Q两路数据进行相位可配的匹配滤波之后输出两倍符号速率的采样信号，对I路和Q路信号分别进行定时误差检测和环路滤波，并对中心采样点进行相位累加和IQ延迟校正，分别获取I/Q两路匹配滤波的输入数据起始位置和滤波系数地址索引，得到对应的匹配滤波输入数据和系数。当I/Q两路信号同时为最佳采样时刻的信号时，环路收敛，输出信号即为无IQ延迟的最佳采样信号。本发明适用于任意带宽的高速并行传输系统，能够灵活支持任意倍符号速率的采样和1个符号周期以内的IQ延迟校正，同时解决了定时同步和IQ延迟对齐两大问题。
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公开(公告)号：CN117014261A
公开(公告)日：2023-11-07
申请号：CN202311285429.5
申请日：2023-10-07
Applicant: 之江实验室
Abstract: 本发明公开了一种双极化信道估计实现方法和装置，属于无线通信和信号处理领域。包括：设计基于Golay互补序列的信道估计基础导频；基于信道估计基础导频以及相同长度的零导频，构建双极化信道估计导频，将其插入帧同步序列和待发送的有用数据之间，得到双极化发送信号并由发送端发出；接收端获取接收信号，将信道估计基础导频的主体部分作为本地序列，利用本地序列分别对两个极化方向的接收信号执行滑动相关计算，截取相应位置的滑动相关值计算双极化信道估计结果，得到两个极化方向的同极化响应和异极化响应。本发明提出的双极化信道估计方法具有低实现复杂度和优异性能，能为双极化通信的可靠性提供保障。
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公开(公告)号：CN114845376B
公开(公告)日：2023-09-05
申请号：CN202210456771.6
申请日：2022-04-24
Abstract: 本发明公开了一种基于FPGA的高速并行定时同步方法，该方法根据基准点的位置信息，从输入移位寄存器中选择所需的采样点输入数据；再根据基准点分数间隔和相位量化精度，从查找表获取匹配滤波系数，且与采样点输入数据相乘相加，获得多路采样点输出信号；定时误差提取模块利用并行采样点输出信号计算定时误差，并获得定时误差均值；误差均值经过环路滤波器，得到定时误差调整信号；数控振荡器根据误差调整信号，进行基准采样点的相位累积，生成输入数据的位置信息和查找表的地址信号。本发明提出的方法，适用于高速传输的通信系统，能够灵活支持任意倍符号速率采样，可在保障优异定时同步性能的前提下，相对于传统方案节省大量逻辑资源。
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公开(公告)号：CN114845376A
公开(公告)日：2022-08-02
申请号：CN202210456771.6
申请日：2022-04-24
Abstract: 本发明公开了一种基于FPGA的高速并行定时同步方法，该方法根据基准点的位置信息，从输入移位寄存器中选择所需的采样点输入数据；再根据基准点分数间隔和相位量化精度，从查找表获取匹配滤波系数，且与采样点输入数据相乘相加，获得多路采样点输出信号；定时误差提取模块利用并行采样点输出信号计算定时误差，并获得定时误差均值；误差均值经过环路滤波器，得到定时误差调整信号；数控振荡器根据误差调整信号，进行基准采样点的相位累积，生成输入数据的位置信息和查找表的地址信号。本发明提出的方法，适用于高速传输的通信系统，能够灵活支持任意倍符号速率采样，可在保障优异定时同步性能的前提下，相对于传统方案节省大量逻辑资源。
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