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公开(公告)号：CN105207678B
公开(公告)日：2018-10-26
申请号：CN201510632922.9
申请日：2015-09-29
Applicant: 东南大学
IPC: H03M7/30
Abstract: 本发明公开了一种改进型LZ4压缩算法的硬件实现系统，提供了超过目前现有的LZ系列无损压缩算法的处理速度，非常适合于高带宽数据压缩场合。本发明的一种改进型LZ4压缩算法的实现方法采用全范围逐字散列的方法，改进了原始LZ4算法中，对匹配字符串内部不进行散列表录入的缺陷。本发明还公开了实现该算法的一种硬件实现系统，利用该硬件电路实现改进型LZ4压缩算法，可以发挥出该压缩算法的最大性能。压缩速度超过目前现有的LZ系列无损压缩算法，为在高带宽数据处理过程中使用LZ压缩算法提供了可能。
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公开(公告)号：CN106020771A
公开(公告)日：2016-10-12
申请号：CN201610373538.6
申请日：2016-05-31
Applicant: 东南大学
IPC: G06F7/58
CPC classification number: G06F7/582
Abstract: 本发明提供一种基于PUF的伪随机序列发生器，包括：基于PUF的熵提取模块、实例化模块、重播种模块和伪随机序列发生模块。本发明首先通过PUF方式产生一个真随机数，作为熵输入，再根据需要产生的伪随机序列的特性选择不同的PUF实现方法产生伪随机序列。当序列的位数不能满足要求时，本发明会通过生成重播种变量V’和重播种常量C’继续进行迭代运算，直至生成的伪随机序列的位数达到要求。本发明所公开的基于PUF的伪随机序列发生器充分利用了PUF不可克隆的特性，通过提取真随机数作为种子，再利用哈希算法的不可逆性产生伪随机序列。相比现有的伪随机序列发生器，本发明产生的伪随机序列成本开销低，而随机性和安全性更有保证。
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公开(公告)号：CN105207678A
公开(公告)日：2015-12-30
申请号：CN201510632922.9
申请日：2015-09-29
Applicant: 东南大学
IPC: H03M7/30
Abstract: 本发明公开了一种改进型LZ4压缩算法的硬件实现系统，提供了超过目前现有的LZ系列无损压缩算法的处理速度，非常适合于高带宽数据压缩场合。本发明的一种改进型LZ4压缩算法的实现方法采用全范围逐字散列的方法，改进了原始LZ4算法中，对匹配字符串内部不进行散列表录入的缺陷。本发明还公开了实现该算法的一种硬件实现系统，利用该硬件电路实现改进型LZ4压缩算法，可以发挥出该压缩算法的最大性能。压缩速度超过目前现有的LZ系列无损压缩算法，为在高带宽数据处理过程中使用LZ压缩算法提供了可能。
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公开(公告)号：CN105095100A
公开(公告)日：2015-11-25
申请号：CN201510444153.X
申请日：2015-07-24
Applicant: 东南大学
IPC: G06F12/02
Abstract: 本发明公开了一种硬件实现hash链表的装置，属于数据的查找压缩领域。本发明一种硬件实现hash链表的装置包括FPGA控制逻辑部分，用于对输入的数据进行相应的处理，控制数据输出，控制外接DRAM读写，控制哈希链表的插入、删除和遍历查找；DRAM1表头存储部分包含一片外接DRAM芯片，用于存储表头数据及首节点地址；DRAM2节点数据存储部分包含一片外接DRAM芯片，用于存储节点数据。相比现有技术，本发明利用硬件实现哈希链表的插入、删除以及链表的遍历读写，能够获得比现有的软件实现方式更快的速度和更高的效率。
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Patent Agency Ranking
公开(公告)号：CN107241183A
公开(公告)日：2017-10-10
申请号：CN201710395686.2
申请日：2017-05-27
Applicant: 东南大学
Abstract: 本发明公开了一种硬件实现可用于AES和RSA混合算法硬件电路的可配置乘法装置，属于密码算法硬件实现领域。和以往的基于普通乘法器的实现方案相比，该装置电路通过设计特殊的电路架构，采用了大量可配置电路，复用了面积比较大的乘法器和加法器，在额外消耗少量选择器的基础上，能够在一套运算电路中实现AES列混合和RSA乘法两种功能，比单独实现两种运算所消耗的电路面积和使用的逻辑要少。
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公开(公告)号：CN105005464B
公开(公告)日：2017-10-10
申请号：CN201510381710.8
申请日：2015-07-02
Applicant: 东南大学
Abstract: 本发明公开了一种Burrows Wheeler变换（Burrows Wheeler Transform，简称BWT）硬件处理装置。该装置包括：数据接收模块，用于接收待排序字符串；数据存储模块，用于存储待排序字符串及其序号；数据统计模块，用于统计出待排序字符串中相同字符的数量，以及每组相同字符中序号最小的字符的序号；BWT处理模块，利用数据统计模块统计出的信息，对存储在数据存储模块中的待排序字符串进行BWT排序；数据输出模块，暂存BWT排序完成的字符串及其主序号。相比现有技术，本发明可在提升BWT变换速度和效率的同时，降低对计算机处理器的占用率，提高能效。
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公开(公告)号：CN105005464A
公开(公告)日：2015-10-28
申请号：CN201510381710.8
申请日：2015-07-02
Applicant: 东南大学
Abstract: 本发明公开了一种Burrows Wheeler变换（Burrows Wheeler Transform，简称BWT）硬件处理装置。该装置包括：数据接收模块，用于接收待排序字符串；数据存储模块，用于存储待排序字符串及其序号；数据统计模块，用于统计出待排序字符串中相同字符的数量，以及每组相同字符中序号最小的字符的序号；BWT处理模块，利用数据统计模块统计出的信息，对存储在数据存储模块中的待排序字符串进行BWT排序；数据输出模块，暂存BWT排序完成的字符串及其主序号。相比现有技术，本发明可在提升BWT变换速度和效率的同时，降低对计算机处理器的占用率，提高能效。
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公开(公告)号：CN104810062A
公开(公告)日：2015-07-29
申请号：CN201510240841.4
申请日：2015-05-12
Applicant: 东南大学
IPC: G11C29/56
Abstract: 本发明公开了一种SRAM芯片的PUF特性测试方法。本发明方法包括：步骤1、向待测SRAM芯片中的每个存储单元写入测试数据；步骤2、按照预设次数反复读取待测SRAM芯片中的每个存储单元的输出数据，并统计各存储单元输出数据在整个反复读取过程中的跳变信息；步骤3、根据所述跳变信息分析待测SRAM芯片的PUF特性。本发明还公开了一种SRAM芯片的PUF特性测试装置，用于实现上述方法。本发明可对SRAM芯片的PUF特性进行快速准确的测试，且测试装置全硬件实现，测试速度和准确率更高，成本更低。
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公开(公告)号：CN104660615A
公开(公告)日：2015-05-27
申请号：CN201510116201.2
申请日：2015-03-17
Applicant: 东南大学
Abstract: 本发明公开了一种高效数据压缩加密系统，包括数据输入控制模块、数据缓存模块、压缩加密模块以及数据输出控制模块，所述数据输入控制模块控制接收的数据以及控制信号存储至数据缓存模块中，所述压缩加密模块包括压缩方式控制模块、通用Gzip压缩模块、专用Gzip压缩模块、加密模块以及专用Gzip压缩加密模块。本发明提供了一种将无损压缩和加密有机结合的方法，对普通Gzip压缩算法进行了针对性改进得到专用的Gzip压缩算法；同时，压缩方式控制模块可以根据控制信号在通用Gzip压缩与专用Gzip压缩以及压缩与加密的松耦合模式与紧耦合模式之间的进行选择，有效提高了数据压缩率和数据传输的安全性。
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