公开(公告)号：CN108683505B

公开(公告)日：2021-01-05

申请号：CN201810376715.5

申请日：2018-04-25

Applicant: 东南大学

Inventor： 李冰 ,  淡富奎 ,  陈帅 ,  沈克强 ,  张林 ,  董乾 ,  刘勇 ,  王刚 ,  赵霞

IPC: H04L9/32

Abstract: 本发明公开了一种具备安全性的APUF电路，包括(n+1)/2个单元和两个仲裁器，其中每个单元包括四个反相器和四个4选1多路选择器；该电路结构包含四条信号路径，每条信号路径由每个单元的一个反相器和一个多路选择器间隔排列构成，输入激励中每两位激励组成多路选择器的地址输入端信号，且其四个数据输入端连接至四个反相器形成交叉连接，多路选择器的输出端连接到下一个单元的反相器，以及将最后一个单元中第一和第四个多路选择器的数据输出端连接至同一个仲裁器，剩余两个多路选择器的数据输出端连接至另一个仲裁器，并根据两个仲裁器的输出进行异或得到响应。本发明每一个激励对应一个结构，没有固定的模型，具有较强的抗模型攻击能力和较高的唯一性。

公开(公告)号：CN109167664A

公开(公告)日：2019-01-08

申请号：CN201810677599.0

申请日：2018-06-27

Applicant: 东南大学

Inventor： 李冰 ,  刘奔 ,  陈帅 ,  陈剑 ,  淡富奎 ,  董乾 ,  刘勇 ,  张林 ,  沈克强 ,  王刚 ,  赵霞

IPC: H04L9/32 ,  H04L9/08

CPC classification number: H04L9/3278 ,  H04L9/0866 ,  H04L2209/12

Abstract: 本发明公开了一种基于异或门的可重构环形振荡器PUF电路，包括PUF延迟模块和末端控制模块，其中PUF延迟模块包括n个串联延迟单元，末端控制模块包括类延迟单元和反馈控制单元；所述每个延迟单元作为FPGA的一个CLB及均包含由异或门和选择单元组成且结构不同的两个Slice，其中异或门根据输入的激励信号进行连线或形成反相器，选择单元根据激励信号决定正跳变信号所输入的异或门并形成通路，及得到单个RO振荡环的输出信号；所述类延迟单元将其作为输入及输出整个RO振荡环的输出信号，反馈控制单元将其和反馈控制信号作为两个输入，处理获得和输出整个RO振荡环的输出信号。本发明具有简单易实现，可靠性、稳定性、随机性高，消耗资源少，激励响应对多等特点。