振幅调整电路
    11.
    发明公开

    公开(公告)号:CN1809042A

    公开(公告)日:2006-07-26

    申请号:CN200610004890.9

    申请日:2006-01-12

    CPC classification number: H03K25/02

    Abstract: 一种振幅调整电路,具有将可变电流源的可变电流分别复制到第1到第3晶体管中的第1电流反射镜单元;将可变电流分别复制到第11到第13晶体管中的第2电流反射镜单元;由第6、第7晶体管构成,复制了可变电流的第2晶体管的电流流过第6晶体管的第3电流反射镜单元;由第8、第9晶体管构成,复制了可变电流的第12晶体管的电流流过第8晶体管的第4电流反射镜单元;生成与通过串联连接第1和第2导电型晶体管构成的第7或第9晶体管的电流电平相应的输出信号的反相器单元、由第15、第14晶体管构成并且将第15晶体管的电流复制到第14晶体管中并且使第14晶体管的电流成为来自第7晶体管的吐出电流的第5电流反射镜单元;由第5、第4晶体管构成并且将第5晶体管的电流复制到第4晶体管中并且使第4晶体管的电流成为到第9晶体管的吸入电流的第6电流反射镜单元。这样,通过单纯的结构可以调整振幅电平并且能够实现经过调整的振幅电平对温度变化的稳定性。

    时钟提取电路
    12.
    发明公开

    公开(公告)号:CN1815945A

    公开(公告)日:2006-08-09

    申请号:CN200610006206.0

    申请日:2006-01-23

    Abstract: 提供一种时钟提取电路,接收根据时钟信号对传送对象的数字信号进行了编码的编码信号,从该编码信号提取时钟信号,包括:边沿检测单元,其检测所接收的编码信号的上升沿和下降沿,生成表示已检测出的意思的边沿检测脉冲;屏蔽信号生成单元,其根据在接收的编码信号的每一周期生成的边沿检测脉冲,将生成每一周期的边沿检测脉冲作为契机,生成相位反相的屏蔽信号;屏蔽信号延迟单元,其生成以可以控制的延迟时间量延迟屏蔽信号的屏蔽延迟信号;时钟生成单元,其根据屏蔽延迟信号的边沿生成时钟信号;和延迟控制单元,其将生成的时钟信号的占空比设定成预定值,控制屏蔽信号延迟单元的延迟时间。这样可以从由外部接收的编码信号中正确提取时钟信号。

    振幅设定电路
    15.
    发明公开

    公开(公告)号:CN1822578A

    公开(公告)日:2006-08-23

    申请号:CN200610006676.7

    申请日:2006-02-09

    CPC classification number: H03K5/02 H03K19/00369 H04L27/08

    Abstract: 提供一种振幅设定电路,设定与输入信号相应的输出信号的振幅电平,将在第1二极管连接晶体管(Q5)中流动的电流和在第1驱动晶体管(Q1)中流动的电流设定成预定关系,除去第1驱动晶体管(Q1)和第1导电型晶体管(M1)之第1连接部位的电位的温度变化量;并且将在第2二极管连接晶体管(Q6)中流动的电流和在第2驱动晶体管(Q4)中流动的电流设定成预定关系,除去第2导电型晶体管(M2)和第2驱动晶体管(Q4)之第2连接部位的电位的温度变化量。这样,可以实现设定的振幅电平对温度变化的稳定性。

    恒流电路
    17.
    发明公开

    公开(公告)号:CN1908840A

    公开(公告)日:2007-02-07

    申请号:CN200610105520.4

    申请日:2006-07-14

    Inventor: 长谷川和男

    CPC classification number: G05F1/575

    Abstract: 一种恒流电路,具有:差动放大部,被施加输入电压和作为其比较对象的反馈电压,输出输入电压和反馈电压之间的差动电压;一个第一晶体管,对第一控制电极施加差动电压;一个第一二极管元件,与第一晶体管的电源侧电极连接;一个或多个第二晶体管,通过第一晶体管的驱动,将在第一二极管元件中流过二极管电流的结果所生成的第一二极管元件的压降施加到第二控制电极,生成复制了二极管电流的输出电流;反馈电压生成部,将流入第二晶体管的二极管电流的复制电流变换为反馈电压并反馈到差动放大部;和恒流负载部,与第一晶体管的接地侧电极连接,使接地电极侧的电压变化跟踪第一控制电极的电压变化,并成为第一晶体管接地侧的恒流负载。

    延迟电路和采用该延迟电路的环形振荡器

    公开(公告)号:CN1815888A

    公开(公告)日:2006-08-09

    申请号:CN200610006205.6

    申请日:2006-01-23

    Abstract: 提供一种延迟电路,当根据输入信号的一方电平导通第1导电型晶体管时,在源流电源线和汇流电源线之间,形成分别经过一方源流侧晶体管、第1导电型晶体管、第2驱动晶体管的第1电流路径,并从另一方源流侧晶体管和另一方汇流侧晶体管的连接部位输出将输入信号的一方电平反相并延迟的输出信号;当根据输入信号的另一方电平导通第2导电型晶体管时,在源流电源线和汇流电源线之间,形成分别经过第1驱动晶体管、第2导电型晶体管、一方汇流侧晶体管的第2电流路径,并从另一方源流侧晶体管和另一方汇流侧晶体管的连接部位,输出将输入信号的另一方电平反相并延迟的输出信号。这样通过采用简易的结构相对于对控制信号可以线性追随控制延迟时间。

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