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公开(公告)号：CN105470203A
公开(公告)日：2016-04-06
申请号：CN201510640606.6
申请日：2015-09-30
Applicant: 瑞萨电子株式会社
IPC: H01L21/8247
Abstract: 本发明涉及一种制造半导体器件的方法。为了提供具有改善的性能的半导体器件同时改善半导体器件的制造步骤中的吞吐量。在半导体衬底上形成由第一绝缘膜、第二绝缘膜、第三绝缘膜、第四绝缘膜和第五绝缘膜构成的绝缘膜部。所述第二绝缘膜是第一电荷存储膜并且所述第四绝缘膜是第二电荷存储膜。所述第一电荷存储膜含有硅和氮；所述第三绝缘膜含有硅和氧；并且所述第二电荷存储膜含有硅和氮。所述第三绝缘膜的厚度小于所述第一电荷存储膜的厚度并且所述第二电荷存储膜的厚度大于所述第一电荷存储膜的厚度。通过用含水的处理液对所述第一电荷存储膜的上表面进行处理来形成所述第三绝缘膜。
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公开(公告)号：CN105390448B
公开(公告)日：2021-04-06
申请号：CN201510535778.7
申请日：2015-08-27
Applicant: 瑞萨电子株式会社
Inventor： 大和田福夫
IPC: H01L27/11575 , H01L27/11568 , H01L27/11573 , H01L23/525
Abstract: 本发明涉及制造半导体器件的方法。为了以降低的成本提供其中混合装载有非易失性存储器单元和场效应晶体管的半导体器件。所述制造半导体器件的方法包括：通过使用覆盖存储器形成区的栅电极形成区并且暴露主电路形成区即场效应晶体管形成区的额外掩膜将导体膜图案化，并且从而在所述存储器形成区中形成非易失性存储器单元的栅电极，并且然后使用上述额外掩膜而无需将其更改为另一个，通过离子注入在所述半导体衬底中形成所述非易失性存储器单元的n‑型半导体区。
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公开(公告)号：CN105448843A
公开(公告)日：2016-03-30
申请号：CN201510616023.X
申请日：2015-09-24
Applicant: 瑞萨电子株式会社
IPC: H01L21/8247
Abstract: 本发明涉及制造半导体器件的方法。本发明实现半导体器件的性能上的改善。在形成于位于存储器形成区中的半导体衬底的主表面上并且具有内部电荷存储部的第一绝缘膜上并且在形成于位于主电路形成区中的所述半导体衬底的所述主表面上的第二绝缘膜上，形成导电膜。然后，在所述存储器形成区中，将所述导电膜和所述第一绝缘膜图案化，以形成第一栅电极和第一栅极绝缘膜，同时在所述主电路形成区中，保留所述导电膜和所述第二绝缘膜。然后，在所述主电路形成区中，将所述导电膜和所述第二绝缘膜图案化，以形成第二栅电极和第二栅极绝缘膜。
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Patent Agency Ranking
公开(公告)号：CN104637947A
公开(公告)日：2015-05-20
申请号：CN201410640922.9
申请日：2014-11-13
Applicant: 瑞萨电子株式会社
Inventor： 大和田福夫
IPC: H01L27/115 , H01L29/792 , H01L29/423 , H01L21/8247
CPC classification number: H01L29/792 , H01L21/02164 , H01L21/0217 , H01L21/022 , H01L21/02238 , H01L21/02326 , H01L27/11568 , H01L29/40117 , H01L29/4234 , H01L29/511 , H01L29/518 , H01L29/66833
Abstract: 本发明提供一种性能得到改进的具有非易失性存储器的半导体器件及其制造方法。存储器单元分别经由绝缘膜和具有第一、第二和第三膜的另一绝缘膜在半导体衬底上具有控制和存储器栅极电极，所述第一、第二和第三膜按所提及的顺序一个接一个地堆叠。存储器栅极电极和控制栅极电极经由堆叠绝缘膜彼此相邻。第二绝缘膜具有电荷累积功能。第一和第三绝缘膜中的每一个均具有比第二绝缘膜的带隙更大的带隙。在第二绝缘膜的在半导体衬底与存储器栅极电极之间的延伸的部分与在控制栅极电极与存储器栅极电极之间延伸的部分之间的内角≥90°。角部在存储器栅极电极的下表面与侧表面之间的内角
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公开(公告)号：CN103151355A
公开(公告)日：2013-06-12
申请号：CN201210487171.2
申请日：2012-11-26
Applicant: 瑞萨电子株式会社
Inventor： 大和田福夫
IPC: H01L27/112
CPC classification number: G11C11/21 , G11C14/009
Abstract: 本发明涉及半导体存储器件。在构成SRAM的第一存取晶体管和第一位线之间设置具有电阻变化层的第一ReRAM，并且在第二存取晶体管和第二位线之间设置具有电阻变化层的第二ReRAM。当SRAM的正常操作时间段结束时在第一存储节点处保持低电势（L=0V）并且在第二存储节点处保持高电势（H=1.5V）时，第一ReRAM单元被设置成导通状态（ON）并且第二ReRAM单元被设置成截止状态（OFF）；因此，SRAM保留的数据被写入ReRAM单元。当SRAM再次返回正常操作时，写入回与存储节点对应的数据并且ReRAM单元都被设置成导通状态（重新设置）。
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公开(公告)号：CN105448843B
公开(公告)日：2020-07-14
申请号：CN201510616023.X
申请日：2015-09-24
Applicant: 瑞萨电子株式会社
IPC: H01L27/11519 , H01L27/11521
Abstract: 本发明涉及制造半导体器件的方法。本发明实现半导体器件的性能上的改善。在形成于位于存储器形成区中的半导体衬底的主表面上并且具有内部电荷存储部的第一绝缘膜上并且在形成于位于主电路形成区中的所述半导体衬底的所述主表面上的第二绝缘膜上，形成导电膜。然后，在所述存储器形成区中，将所述导电膜和所述第一绝缘膜图案化，以形成第一栅电极和第一栅极绝缘膜，同时在所述主电路形成区中，保留所述导电膜和所述第二绝缘膜。然后，在所述主电路形成区中，将所述导电膜和所述第二绝缘膜图案化，以形成第二栅电极和第二栅极绝缘膜。
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公开(公告)号：CN105470203B
公开(公告)日：2020-01-24
申请号：CN201510640606.6
申请日：2015-09-30
Applicant: 瑞萨电子株式会社
IPC: H01L21/28 , H01L21/336 , H01L29/423 , H01L29/792
Abstract: 本发明涉及一种制造半导体器件的方法。为了提供具有改善的性能的半导体器件同时改善半导体器件的制造步骤中的吞吐量。在半导体衬底上形成由第一绝缘膜、第二绝缘膜、第三绝缘膜、第四绝缘膜和第五绝缘膜构成的绝缘膜部。所述第二绝缘膜是第一电荷存储膜并且所述第四绝缘膜是第二电荷存储膜。所述第一电荷存储膜含有硅和氮；所述第三绝缘膜含有硅和氧；并且所述第二电荷存储膜含有硅和氮。所述第三绝缘膜的厚度小于所述第一电荷存储膜的厚度并且所述第二电荷存储膜的厚度大于所述第一电荷存储膜的厚度。通过用含水的处理液对所述第一电荷存储膜的上表面进行处理来形成所述第三绝缘膜。
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公开(公告)号：CN105390448A
公开(公告)日：2016-03-09
申请号：CN201510535778.7
申请日：2015-08-27
Applicant: 瑞萨电子株式会社
Inventor： 大和田福夫
IPC: H01L21/8247 , H01L21/28
CPC classification number: H01L27/11575 , H01L21/265 , H01L21/26513 , H01L21/266 , H01L21/31111 , H01L21/31116 , H01L23/5256 , H01L27/11206 , H01L27/11568 , H01L27/1157 , H01L27/11573 , H01L29/66833 , H01L27/115 , H01L21/28 , H01L21/28008
Abstract: 本发明涉及制造半导体器件的方法。为了以降低的成本提供其中混合装载有非易失性存储器单元和场效应晶体管的半导体器件。所述制造半导体器件的方法包括：通过使用覆盖存储器形成区的栅电极形成区并且暴露主电路形成区即场效应晶体管形成区的额外掩膜将导体膜图案化，并且从而在所述存储器形成区中形成非易失性存储器单元的栅电极，并且然后使用上述额外掩膜而无需将其更改为另一个，通过离子注入在所述半导体衬底中形成所述非易失性存储器单元的n-型半导体区。
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