-
公开(公告)号：CN118536073B
公开(公告)日：2024-09-20
申请号：CN202410986270.8
申请日：2024-07-23
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F18/25 , G06F7/50 , G06N20/00 , G06F17/16 , G06F18/213
Abstract: 本申请公开了计算机技术领域内的一种加速器、数据处理方法、设备、介质、程序产品及系统。本申请在加速器中实现特征矩阵的特征融合操作，加速器可完成特征矩阵的自动分割，并实现有乘加、累加等运算逻辑，支持任意尺寸的矩阵的输入；其中的第一存储器和第二存储器以乒乓方式进行子矩阵缓存，可实现多个子矩阵的并行数据读取与计算，且脉动阵列能够达到更快的运算效率，为提高特征融合操作的处理效率提供了可能。
-
公开(公告)号：CN119066652A
公开(公告)日：2024-12-03
申请号：CN202411045237.1
申请日：2024-07-31
Applicant: 浪潮(北京)电子信息产业有限公司
Abstract: 本发明公开了一种进程的安全防御方法、产品、装置以及介质，涉及网络安全技术领域。通过硬件层面，额外加入安全内存控制器，位于系统总线和内存控制器之间，采用硬件和软件结合的控制方式，任何对物理内存的访问需要通过安全内存控制器的安全验证来匹配物理内存。每个安全进程记录在安全内存控制表内与特定的内存地址区间相关联，只有验证为安全进程后，才可以访问到对应的内存区域，避免在程序运行过程中，被其他非安全进程的程序窃取篡改数据。有效地防止恶意软件或其他非授权进程访问敏感的内存区域，从而提升系统整体的安全性和稳定性。
-
公开(公告)号：CN118353776B
公开(公告)日：2024-08-20
申请号：CN202410750211.0
申请日：2024-06-12
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: H04L41/08 , H04L41/0896 , H04L41/12
Abstract: 本发明公开了计算机通信技术领域内的一种通信方法、装置、设备、介质、计算机程序产品及系统。本发明所提供系统中的各个加速设备可以直接互相连接并自主通信，无需借助加速设备所属节点实现不同加速设备之间的通信；并且，不同加速设备之间的连接方式与根据节点间通信频次得到，也就是：不同加速设备之间的连接方式与系统中各节点所运行的任务的繁忙程度相匹配，由此得到的设备拓扑图适用于系统中各节点所运行的任务，能够提高加速设备之间的通信速率和带宽。
-
公开(公告)号：CN118426976A
公开(公告)日：2024-08-02
申请号：CN202410889277.8
申请日：2024-07-04
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F9/50 , G06F12/1009 , G06F18/214
Abstract: 本发明公开了一种内存扩展系统、访问方法及设备、介质和计算机程序产品，涉及计算机技术领域，内存扩展系统包括N个图形处理器和N个现场可编程门阵列模组，现场可编程门阵列模组上挂载内存扩展模组，N个图形处理器环形连接，N个现场可编程门阵列模组环形连接，每个所述图形处理器连接k个现场可编程门阵列模组；现场可编程门阵列模组，用于接收内存访问请求；其中，内存访问请求包括与现场可编程门阵列模组连接的处理器和/或图形处理器和/或其他现场可编程门阵列模组发送的内存访问请求；内存扩展模组，用于响应内存访问请求。本发明实现了图形处理器的内存扩展，提升了图形处理器的处理性能。
-
公开(公告)号：CN118536073A
公开(公告)日：2024-08-23
申请号：CN202410986270.8
申请日：2024-07-23
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F18/25 , G06F7/50 , G06N20/00 , G06F17/16 , G06F18/213
Abstract: 本申请公开了计算机技术领域内的一种加速器、数据处理方法、设备、介质、程序产品及系统。本申请在加速器中实现特征矩阵的特征融合操作，加速器可完成特征矩阵的自动分割，并实现有乘加、累加等运算逻辑，支持任意尺寸的矩阵的输入；其中的第一存储器和第二存储器以乒乓方式进行子矩阵缓存，可实现多个子矩阵的并行数据读取与计算，且脉动阵列能够达到更快的运算效率，为提高特征融合操作的处理效率提供了可能。
-
Patent Agency Ranking
公开(公告)号：CN118353776A
公开(公告)日：2024-07-16
申请号：CN202410750211.0
申请日：2024-06-12
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: H04L41/08 , H04L41/0896 , H04L41/12
Abstract: 本发明公开了计算机通信技术领域内的一种通信方法、装置、设备、介质、计算机程序产品及系统。本发明所提供系统中的各个加速设备可以直接互相连接并自主通信，无需借助加速设备所属节点实现不同加速设备之间的通信；并且，不同加速设备之间的连接方式与根据节点间通信频次得到，也就是：不同加速设备之间的连接方式与系统中各节点所运行的任务的繁忙程度相匹配，由此得到的设备拓扑图适用于系统中各节点所运行的任务，能够提高加速设备之间的通信速率和带宽。
-
公开(公告)号：CN117608849A
公开(公告)日：2024-02-27
申请号：CN202311639194.5
申请日：2023-12-01
Applicant: 浪潮(北京)电子信息产业有限公司
Abstract: 本发明公开了一种加速设备及计算加速系统，涉及加速计算领域，为解决计算过程数据传输延迟较大的问题，该加速设备包括计算高速链路硬核模块，用于接收主机发送的计算请求并转发；部署有非对称加密算法的加速计算模块，用于当接收到计算请求，按计算请求访问统一编址后的地址空间中主机生成的待计算数据，基于非对称加解密算法对待计算数据进行非对称加密计算得到结果数据，将结果数据写入统一编址后的地址空间，以便主机访问统一编址后的地址空间中的结果数据。本发明能够减少加速过程中的数据搬移次数，降低数据传输延迟。
-
公开(公告)号：CN111736986A
公开(公告)日：2020-10-02
申请号：CN202010471493.2
申请日：2020-05-29
Applicant: 浪潮(北京)电子信息产业有限公司
Abstract: 本申请公开了一种深度学习模型的FPGA加速执行方法，包括：FPGA云服务器根据模型计算量和FPGA板卡计算量对待执行的深度学习模型进行拆分处理，得到深度学习模型中所有卷积核的拆分配置数据；根据拆分配置数据将深度学习模型中的卷积核部署至对应的FPGA板卡，得到多个待执行FPGA板卡；控制多个待执行FPGA板卡执行深度学习模型计算操作。通过将深度学习模型中的所有卷积核拆分至对应的FPGA板卡中进行计算操作，实现将模型拆分计算，而不是在少数几个FPGA板卡中加载过多的计算功能，避免产生硬件浪费，提高硬件性能的利用率。本申请还公开了一种深度学习模型的FPGA加速执行装置、服务器以及计算机可读存储介质，具有以上有益效果。
-
公开(公告)号：CN118426976B
公开(公告)日：2024-09-20
申请号：CN202410889277.8
申请日：2024-07-04
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F9/50 , G06F12/1009 , G06F18/214
Abstract: 本发明公开了一种内存扩展系统、访问方法及设备、介质和计算机程序产品，涉及计算机技术领域，内存扩展系统包括N个图形处理器和N个现场可编程门阵列模组，现场可编程门阵列模组上挂载内存扩展模组，N个图形处理器环形连接，N个现场可编程门阵列模组环形连接，每个所述图形处理器连接k个现场可编程门阵列模组；现场可编程门阵列模组，用于接收内存访问请求；其中，内存访问请求包括与现场可编程门阵列模组连接的处理器和/或图形处理器和/或其他现场可编程门阵列模组发送的内存访问请求；内存扩展模组，用于响应内存访问请求。本发明实现了图形处理器的内存扩展，提升了图形处理器的处理性能。
-
公开(公告)号：CN117827145B
公开(公告)日：2024-05-03
申请号：CN202410240189.5
申请日：2024-03-04
Applicant: 浪潮(北京)电子信息产业有限公司
Abstract: 本发明涉及计算机技术领域，公开了一种浮点运算装置及其处理方法、信息处理系统、硬件加速器，包括：浮点数据分析模块对浮点操作数进行分类分析，得到数据分析结果；异常结果生成模块在数据分析结果未满足当前计算模式下的算法规则时，直接生成相应结果；浮点数据归一化模块在数据分析结果满足当前计算模式下的算法规则时，将当前计算模式下得到的浮点数据或定点数据进行归一化处理，得到任意浮点格式的归一化浮点数结果。上述装置支持不同类型浮点格式，支持浮点乘、加、指数、倒数、开平方根倒数，开平方根等多种高性能计算模式，减少了冗余工作量，提高了整体效率，在保证精度的前提下能够减少硬件资源面积，且适用范围广。
-
-
-
-
-
-
-
-
-
Search Results
15
records
(took 0.024 seconds)
