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公开(公告)号：CN101097543A
公开(公告)日：2008-01-02
申请号：CN200710126960.2
申请日：2007-07-02
Applicant: 株式会社东芝
Inventor： 辻秀贵
IPC: G06F12/06
CPC classification number: G06F12/0207 , G06F12/0866 , G06F12/0882 , G06F2212/214
Abstract: 一种存储器系统，包括：非易失性半导体存储器(11)和控制器(12)。非易失性半导体存储器(11)具备各自包括能够保持数据的存储单元(MC)的多个存储块(BLK0～BLKn)。各个存储块(BLK0～BLKn)内的数据被一并地擦除。在每一个存储块(BLK0～BLKn)内，数据以作为多个存储单元(MC)的集合的页为单位一并地写入。控制器(12)对非易失性存储器(11)传送写入数据和第1行地址，并且发布所传送的上述第1行地址的变更指令和与该第1行地址不同的第2行地址。非易失性半导体存储器(11)在没有发布变更指令时，将写入数据写入与第1行地址对应的页；在发布了变更指令时，将写入数据写入与第2行地址对应的页。
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公开(公告)号：CN105913872A
公开(公告)日：2016-08-31
申请号：CN201510608406.2
申请日：2015-09-22
Applicant: 株式会社东芝
Abstract: 本发明涉及一种存储器系统。根据一个实施例，所述存储器系统包括非易失性半导体存储器和存储器控制器。所述存储器控制器具有第一信号生成部分、第二信号生成部分以及第一接口部分，所述第一信号生成部分生成与用于所述非易失性半导体存储器的读取操作的读取电压相关的第一信号，所述第二信号生成部分生成指定用于纠正所述读取电压的温度的温度系数的第二信号，并且所述第一接口部分输出所述第一信号、所述第二信号以及读取命令。所述非易失性半导体存储器具有字线、包括连接到所述字线的存储器基元的存储器基元阵列以及第二接口部分，所述第二接口部分接收所述第一信号、所述第二信号以及所述读取命令。
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公开(公告)号：CN101097543B
公开(公告)日：2010-06-23
申请号：CN200710126960.2
申请日：2007-07-02
Applicant: 株式会社东芝
Inventor： 辻秀贵
IPC: G06F12/06
CPC classification number: G06F12/0207 , G06F12/0866 , G06F12/0882 , G06F2212/214
Abstract: 一种存储器系统，包括：非易失性半导体存储器(11)和控制器(12)。非易失性半导体存储器(11)具备各自包括能够保持数据的存储单元(MC)的多个存储块(BLK0～BLKn)。各个存储块(BLK0～BLKn)内的数据被一并地擦除。在每一个存储块(BLK0～BLKn)内，数据以作为多个存储单元(MC)的集合的页为单位一并地写入。控制器(12)对非易失性存储器(11)传送写入数据和第1行地址，并且发布所传送的上述第1行地址的变更指令和与该第1行地址不同的第2行地址。非易失性半导体存储器(11)在没有发布变更指令时，将写入数据写入与第1行地址对应的页；在发布了变更指令时，将写入数据写入与第2行地址对应的页。
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公开(公告)号：CN101650970A
公开(公告)日：2010-02-17
申请号：CN200910165394.5
申请日：2009-08-11
Applicant: 株式会社东芝
Inventor： 辻秀贵
CPC classification number: G11C11/5628 , G06F12/0246 , G06F2212/7202 , G06K19/07732 , G11C16/0483 , G11C2211/5641
Abstract: 本发明涉及半导体装置及其数据写入方法。半导体装置具备非易失性半导体存储器(11)与控制器(12)。非易失性半导体存储器(11)，具有具备可以保持2比特以上的数据的多个存储单元的第1存储块(BLK1)和具备可以保持1比特的数据的多个存储单元的第2存储块(BLK2)。在第1存储块(BLK1)中，页按上述数据的每比特而分配，且每比特所需要的写入时间不同。控制器(12)，在写入数据的尾页相当于在第1存储块(BLK1)中所需要的时间为最长的比特的情况下，对非易失性半导体存储器(11)进行指示，以在第2存储块(BLK2)的任一页执行该数据的编程。
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