公开(公告)号：CN1953100A

公开(公告)日：2007-04-25

申请号：CN200610135957.2

申请日：2006-10-17

Applicant: 松下电器产业株式会社

Inventor： 中山雅义 ,  三好麻子 ,  山平征二

IPC: G11C16/06 ,  G11C16/10 ,  G11C16/26

CPC classification number: G11C16/32 ,  G11C11/5642 ,  G11C16/26 ,  G11C2211/5641

Abstract: 把存储单元阵列逻辑地划分为多个具有不同读取速度的区域，具有不同读取速度的各个区域包括用于存储区域信息的区域信息存储区域，在区域信息中，同时存在于存储单元中的至少两个地址被设置为不同的区域，读取控制电路构造为通过根据存储在区域信息存储区域中的区域信息确定将要读取的所划分区域的任何一个、选择最佳读取方法和控制读取电路来执行读取操作，以及把存储在一个存储单元中的多值信息中能够以短时间读取的地址设置为高速读取区域，并且将其与具有其它读取速度的区域相区别。结果，在一个存储单元阵列中能够有效地写和读取2个或2个以上位的信息，而不降低存储单元阵列的使用效率。