一种介电材料界面的掺杂改性方法

    公开(公告)号:CN120033072A

    公开(公告)日:2025-05-23

    申请号:CN202510174887.4

    申请日:2025-02-18

    Abstract: 本发明提供了一种介电材料的掺杂改性方法,属于介电材料的改性技术领域。本发明在金属电极和铪基薄膜的界面体系中,在铪基薄膜下对其界面进行电负性较弱的金属元素掺杂改性。本发明以TiN为金属层形成金属电极,以HZO为半导体层,在其接触界面淀积一层掺杂元素层,通过ALD方法在金属电极上沉积电负性较弱的金属Ca作为掺杂元素层,在掺杂元素层上沉积HZO半导体层,并通过快速热退火处理使掺杂元素层与界面充分反应,最后采用溅射沉积方法在半导体层上沉积TiN金属层形成顶电极,从而实现界面掺杂改性。本发明在保持TiN/HZO界面体系在小尺寸下的优势的同时,通过界面掺杂进一步提升肖特基势垒,降低漏电流,从而改善器件整体性能。

    一种适用于层间并行译码器的QC-LDPC码译码方法

    公开(公告)号:CN102723957B

    公开(公告)日:2015-03-04

    申请号:CN201210170277.X

    申请日:2012-05-28

    Applicant: 北京大学

    Abstract: 本发明涉及一种适用于层间并行译码器的QC-LDPC码构造方法,1)初始化QC-LDPC码校验矩阵参数;根据并行行分层译码器电路要求设置延迟值Γ;设置QC-LDPC码校验矩阵H中循环偏移量基础矩阵Hb的每一行的偏移量Roffset(i);2)利用Block-PEG算法构造QC-LDPC码的循环偏移量基础矩阵Hb,构造所述H矩阵对应的基础校验矩阵二分图的连接及权重时,满足条件:同一变量节点与校验节点的任意两个连接之间的权重间距Δ不小于设置的延迟值,即满足Δ≥Γ;3)根据构造得到的循环偏移量基础矩阵Hb,填充相应偏移量的循环偏移单位矩阵和全0矩阵,得到最终QC-LDPC码的校验矩阵H。本发明方法基于PEG算法,在QC-LDPC码设计过程中,规划了校验矩阵中每列的偏移量间距,保证所造码能适用于全并行行分层译码器结构。

    适于并行译码实现的LDPC码构造方法

    公开(公告)号:CN102185615A

    公开(公告)日:2011-09-14

    申请号:CN201110115975.5

    申请日:2011-05-05

    Applicant: 北京大学

    Abstract: 本发明提供一种适于并行译码实现的LDPC码构造方法,包括步骤:1)初始化LDPC码的参数;2)确定译码并行度Pr,即需要同时进行译码的行数,将H阵的每一行的元素看做校验节点,每一列的元素看做变量节点,将所有校验节点按照并行运算要求,规划成多个校验节点集合,每个集合含多个校验节点;3)构造LDPC码的H矩阵,其中要求在确定非零元素的位置时,即在确定H矩阵二分图的连接时,满足在同一个变量节点上连接的所有校验节点中,不存在任何两个校验节点属于同一个校验节点集合。该方法能构造并行度更高的LDPC码,因而可以支持更高的并行译码速率。

    一种LDPC级联码的编码方法、译码方法及其译码器

    公开(公告)号:CN101217284A

    公开(公告)日:2008-07-09

    申请号:CN200810056049.3

    申请日:2008-01-11

    Applicant: 北京大学

    Abstract: 本发明公开了一种LDPC级联码的设计方案,是以LDPC码为水平码、SPC码为垂直码的LDPC-SPC乘积码,所述SPC码码字的每一个比特通过n个LDPC码码字在相应位置的比特偶校验得到。该方案能够克服LDPC码的误码平层,并且比BCH码级联方法有更高的灵活性以及更大的编码增益。本发明同时给出了LDPC-SPC乘积码的编码方法和两种译码方法(硬判决方法和软判决迭代方法),并提供了相应的译码器。本发明提出的LDPC-SPC乘积码能够以非常小的冗余代价取得较大的编码增益,是一种适用于对延时不敏感的业务的信道编码方案。

    一种应用于DRAM外围晶体管的短期偏压温度不稳定性分析方法

    公开(公告)号:CN116312713A

    公开(公告)日:2023-06-23

    申请号:CN202310331883.3

    申请日:2023-03-30

    Abstract: 本发明公开了一种应用于DRAM外围晶体管的短期偏压温度不稳定性分析方法,属于DRAM外围器件可靠性问题分析领域。本发明对待分析晶体管进行实验,区分出不同的陷阱类型,利用仿真计算得到任意电压、温度、时间下的不同陷阱的老化量。本发明解决了传统缺陷分析技术的短板,可以测量并分离最短在ns量级捕获或者释放载流子的陷阱,对于开发工作在GHz的DRAM的可靠性模型以及可靠性模拟电路具有重大意义;此外本发明的测试方案操作性强、容易实施,并且基于底层缺陷参数和相应物理理论完成最终BTI退化量预测,结果更加准确、可靠。

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