-
公开(公告)号：CN1410877A
公开(公告)日：2003-04-16
申请号：CN01141499.5
申请日：2001-09-27
Applicant: 中国科学院计算技术研究所
IPC: G06F5/01
Abstract: 一种不必计算指数差而直接对阶的高速浮点加减部件，包括：两个移位器，用于移位尾数；指数大小比较逻辑，用于生成移位结果选择信号；两个选通器，用于输出移位后的结果。本发明不仅适用于单通路的体系结构，也适用于双通路体系结构，在双通路体系结构中可以实现只有两个基本加法步长的浮点加减，在单通路的体系结构中可以实现有三个基本加法步长的浮点加减，进一步提高了浮点加减运算速度。
-
公开(公告)号：CN1410880A
公开(公告)日：2003-04-16
申请号：CN01141498.7
申请日：2001-09-27
Applicant: 中国科学院计算技术研究所
IPC: G06F7/44
Abstract: 一种提高半规模双精度浮点乘法流水线效率结构，包括：两个53×27的乘法树；每一乘法树对应一加法器；舍入和规格化电路。本发明改进了浮点乘法流水线，在这样的浮点乘法流水线中采用双路浮点乘法流水线机构，使得浮点乘法部件每拍都能够输入一对双精度数，而且单、双精度可以共用一套电路来舍入和规格化，节省了面积，降低了延迟。
-
公开(公告)号：CN1202469C
公开(公告)日：2005-05-18
申请号：CN01141499.5
申请日：2001-09-27
Applicant: 中国科学院计算技术研究所
IPC: G06F5/01
Abstract: 一种不必计算指数差而直接对阶的高速浮点加减部件，包括：两个移位器，用于移位尾数，每个移位器的输入包括两个参与运算的浮点数的指数以及其中一个尾数；指数大小比较逻辑，用于生成移位结果选择信号，输入为两个指数；两个选通器，用于输出移位后的结果，一个选通器的输入为两个移位器的输出结果，另一个选通器的输入为两个未经过移位的尾数，两个选通器的选通控制信号都是指数大小比较逻辑的输出信号。本发明不仅适用于单通路的体系结构，也适用于双通路体系结构，在双通路体系结构中可以实现只有两个基本加法步长的浮点加减，在单通路的体系结构中可以实现有三个基本加法步长的浮点加减，进一步提高了浮点加减运算速度。
-
公开(公告)号：CN1220935C
公开(公告)日：2005-09-28
申请号：CN01141498.7
申请日：2001-09-27
Applicant: 中国科学院计算技术研究所
IPC: G06F7/44
Abstract: 一种提高半规模双精度浮点乘法流水线效率的部件，其特征在于包括：两个53位×27位的乘法树电路，高位乘法树用于实现浮点乘法高27位的运算，低位乘法树用于实现低26位运算；上述高位乘法树的结果输入到第一加法器中；低位乘法树的结果输入到第二加法器中；单、双精度复用的舍入和规格化电路，用于处理第一和第二加法器的输出累加后的结果。本发明改进了浮点乘法流水线，在这样的浮点乘法流水线中采用双路浮点乘法流水线机构，使得浮点乘法部件每拍都能够输入一对双精度数，而且单、双精度可以共用一套电路来舍入和规格化，节省了面积，降低了延迟。
-
-
-
Search Results
4
records
(took 0.033 seconds)
