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公开(公告)号：CN102386067B
公开(公告)日：2013-12-18
申请号：CN201010271287.3
申请日：2010-08-31
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/20 , H01L21/205
CPC classification number: C30B25/186 , C30B23/025 , C30B25/02 , C30B29/06 , H01L21/02381 , H01L21/02532 , H01L21/02576 , H01L21/0262 , H01L21/02661
Abstract: 本发明涉及了一种有效抑制自掺杂效应的外延生长方法，其首先清除含有重掺杂埋层区域的半导体衬底和待使用的反应腔室内壁的杂质，然后将半导体衬底载入被清洗过的反应腔室，在真空条件下对其进行预烘烤，以去除所述半导体衬底表面的湿气及氧化物，随后抽出半导体衬底表面被解吸附的掺杂原子，接着在高温和低气体流量条件下，在已抽出掺杂原子的所述半导体衬底表面生长第一本征外延层；然后在低温和高气体流量条件下，在已生长有本征外延层的结构表面继续生长所需厚度的第二外延层，最后冷却载出硅片。该方法能够抑制半导体衬底外延生长过程中的自掺杂效应，从而确保周边电路区器件的性能，以增加器件的可靠性。
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Patent Agency Ranking
公开(公告)号：CN102412179B
公开(公告)日：2013-07-17
申请号：CN201010289920.1
申请日：2010-09-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H01L45/00
CPC classification number: H01L21/76205 , H01L21/76224 , H01L27/0814
Abstract: 本发明公开了一种双浅沟道隔离的外延二极管阵列的制备方法，该方法首先在衬底上形成重掺杂的第一导电类型区域和高掺杂的第二导电类型区域，生长外延层，然后通过深沟道刻蚀形成二极管阵列字线间的隔离和垂直于深沟道方向的浅沟道刻蚀形成位线间的隔离，最后在深沟道和浅沟道隔离围成的区域通过离子注入的方法形成独立的二极管阵列单元。本发明还提出了基于上述双浅沟道隔离的外延二极管阵列的相邻字线和位线间串扰电流的抑制方法。本发明可用于二极管驱动的高密度大容量存储器，如相变存储器、电阻存储器、磁性存储器和铁电存储器等；其方法与传统的CMOS工艺完全兼容，二极管阵列在外围电路形成之前完成，其热制程不会造成外围电路的漂移，解决了实现高密度、大容量、嵌入式相变存储器的技术难题。
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公开(公告)号：CN102386067A
公开(公告)日：2012-03-21
申请号：CN201010271287.3
申请日：2010-08-31
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/20 , H01L21/205
CPC classification number: C30B25/186 , C30B23/025 , C30B25/02 , C30B29/06 , H01L21/02381 , H01L21/02532 , H01L21/02576 , H01L21/0262 , H01L21/02661
Abstract: 本发明涉及了一种有效抑制自掺杂效应的外延生长方法，其首先清除含有重掺杂埋层区域的半导体衬底和待使用的反应腔室内壁的杂质，然后将半导体衬底载入被清洗过的反应腔室，在真空条件下对其进行预烘烤，以去除所述半导体衬底表面的湿气及氧化物，随后抽出半导体衬底表面被解吸附的掺杂原子，接着在高温和低气体流量条件下，在已抽出掺杂原子的所述半导体衬底表面生长第一本征外延层；然后在低温和高气体流量条件下，在已生长有本征外延层的结构表面继续生长所需厚度的第二外延层，最后冷却载出硅片。该方法能够抑制半导体衬底外延生长过程中的自掺杂效应，从而确保周边电路区器件的性能，以增加器件的可靠性。
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公开(公告)号：CN102623484B
公开(公告)日：2014-09-17
申请号：CN201110033252.0
申请日：2011-01-30
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/24 , H01L21/822
Abstract: 一种相变存储器的选通二极管阵列及其制备方法，所述制备方法包括：在P型半导体衬底表面进行离子注入，退火生成重掺杂的N型半导体层；在重掺杂的N型半导体层的表面进行外延生长，形成本征半导体层；进行刻蚀工艺以形成用于隔离字线的第一沟槽；在第一沟槽内进行沉积以形成作为相邻字线之间隔离的第一隔离层；再进行刻蚀工艺以形成第二沟槽；在第二沟槽内进行沉积以形成第二隔离层；在本征半导体层内进行离子注入以形成选通二极管；字线的宽度至少为选通二极管的宽度的一倍以上；形成位于字线之上的字线引出电极。相较于现有技术，本发明可以提高选通二极管驱动电流以及降低串扰电流，确保存储器读写操作的一致性和稳定性。
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公开(公告)号：CN102623484A
公开(公告)日：2012-08-01
申请号：CN201110033252.0
申请日：2011-01-30
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/24 , H01L21/822
Abstract: 一种相变存储器的选通二极管阵列及其制备方法，所述制备方法包括：在P型半导体衬底表面进行离子注入，退火生成重掺杂的N型半导体层；在重掺杂的N型半导体层的表面进行外延生长，形成本征半导体层；进行刻蚀工艺以形成用于隔离字线的第一沟槽；在第一沟槽内进行沉积以形成作为相邻字线之间隔离的第一隔离层；再进行刻蚀工艺以形成第二沟槽；在第二沟槽内进行沉积以形成第二隔离层；在本征半导体层内进行离子注入以形成选通二极管；字线的宽度至少为选通二极管的宽度的一倍以上；形成位于字线之上的字线引出电极。相较于现有技术，本发明可以提高选通二极管驱动电流以及降低串扰电流，确保存储器读写操作的一致性和稳定性。
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公开(公告)号：CN102412179A
公开(公告)日：2012-04-11
申请号：CN201010289920.1
申请日：2010-09-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H01L45/00
CPC classification number: H01L21/76205 , H01L21/76224 , H01L27/0814
Abstract: 本发明公开了一种双浅沟道隔离的外延二极管阵列的制备方法，该方法首先在衬底上形成重掺杂的第一导电类型区域和高掺杂的第二导电类型区域，生长外延层，然后通过深沟道刻蚀形成二极管阵列字线间的隔离和垂直于深沟道方向的浅沟道刻蚀形成位线间的隔离，最后在深沟道和浅沟道隔离围成的区域通过离子注入的方法形成独立的二极管阵列单元。本发明还提出了基于上述双浅沟道隔离的外延二极管阵列的相邻字线和位线间串扰电流的抑制方法。本发明可用于二极管驱动的高密度大容量存储器，如相变存储器、电阻存储器、磁性存储器和铁电存储器等；其方法与传统的CMOS工艺完全兼容，二极管阵列在外围电路形成之前完成，其热制程不会造成外围电路的漂移，解决了实现高密度、大容量、嵌入式相变存储器的技术难题。
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