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公开(公告)号：CN108921292B
公开(公告)日：2021-11-30
申请号：CN201810409591.6
申请日：2018-05-02
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
Abstract: 本发明公开一种面向深度神经网络加速器应用的近似计算系统，包括：片上分布式静态随机存取存储器：存放压缩后的权重；控制单元和霍夫曼解码器：对配置单元中的编码进行解码操作，控制单元将数据分配到处理单元阵列。首“1”探测电路：探测输入数据的首“1”位置；处理单元阵列：实现权重和输入数据的乘加操作。此种技术方案可解决加速器中运算速度慢、运算量复杂、无法实现高性能高运算速率的问题，达到了深度神经网络加速器的高性能、高能效以及高运算速率的设计优点。
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公开(公告)号：CN108647780B
公开(公告)日：2021-11-23
申请号：CN201810324770.X
申请日：2018-04-12
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: G06N3/063
Abstract: 本发明公开一种面向神经网络的可重构池化操作模块结构，包括动态配置模块和池化计算模块，所述池化计算模块用于完成池化层的计算过程，在动态配置模块的作用下，实现不同的池化方法，并且动态地配置池化操作的计算规模；当前输入队列在上一次计算之后从数据存储器中读取，结果通过输出队列传输到数据存储器。本发明还公开一种面向神经网络的可重构池化操作模块结构的实现方法，通过外部控制信号，动态配置模块的各个单元实现对池化计算模块的控制，根据各单元发出的控制信号，计算模块进行相应的计算操作并给出精确的输出结果。此种技术方案不仅可以降低计算过程的复杂度和时间，同时减少功耗，而且提高了计算的灵活性和单元利用率。
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公开(公告)号：CN108921292A
公开(公告)日：2018-11-30
申请号：CN201810409591.6
申请日：2018-05-02
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
Abstract: 本发明公开一种面向深度神经网络加速器应用的近似计算系统，包括：片上分布式静态随机存取存储器：存放压缩后的权重；控制单元和霍夫曼解码器：对配置单元中的编码进行解码操作，控制单元将数据分配到处理单元阵列。首“1”探测电路：探测输入数据的首“1”位置；处理单元阵列：实现权重和输入数据的乘加操作。此种技术方案可解决加速器中运算速度慢、运算量复杂、无法实现高性能高运算速率的问题，达到了深度神经网络加速器的高性能、高能效以及高运算速率的设计优点。
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公开(公告)号：CN108647780A
公开(公告)日：2018-10-12
申请号：CN201810324770.X
申请日：2018-04-12
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: G06N3/063
Abstract: 本发明公开一种面向神经网络的可重构池化操作模块结构，包括动态配置模块和池化计算模块，所述池化计算模块用于完成池化层的计算过程，在动态配置模块的作用下，实现不同的池化方法，并且动态地配置池化操作的计算规模；当前输入队列在上一次计算之后从数据存储器中读取，结果通过输出队列传输到数据存储器。本发明还公开一种面向神经网络的可重构池化操作模块结构的实现方法，通过外部控制信号，动态配置模块的各个单元实现对池化计算模块的控制，根据各单元发出的控制信号，计算模块进行相应的计算操作并给出精确的输出结果。此种技术方案不仅可以降低计算过程的复杂度和时间，同时减少功耗，而且提高了计算的灵活性和单元利用率。
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公开(公告)号：CN107229598B
公开(公告)日：2021-02-26
申请号：CN201710266364.8
申请日：2017-04-21
Applicant: 东南大学
Abstract: 本发明公开了一种面向卷积神经网络的低功耗电压可调卷积运算模块，包括数据传输单元、电压可调缓存单元、卷积运算模块三部分。对于卷积神经网络，卷积运算占据整体运算量的一半以上，而卷积计算时图像数据矩阵中数据会被同一卷积核读取多次，且存在多个卷积核对这些数据进行同时访问的情况，使数据重用频次进一步提高。由于数据矩阵中的数据重用频次存在较大差异，将重用频次相同或相近的数据存放在一起，根据缓存中数据重用频次的分布调节存储模块电压，可以降低卷积神经网络加速器的整体功耗。本发明提出的低功耗电压可调卷积运算模块可以根据不同重用次数，进行不同缓存区域的电压调节，用以完成不同规模及步长情况下的卷积运算。
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Patent Agency Ranking
公开(公告)号：CN105718421B
公开(公告)日：2019-03-01
申请号：CN201610047593.6
申请日：2016-01-25
Applicant: 东南大学
IPC: G06F15/78
Abstract: 本申请提供了一种面向多个粗粒度动态可重构阵列的数据缓存更新系统，基于传统的多阵列可重构系统，增加了一个片上更新仲裁模块。该模块与片上数据缓存模块耦合，包括四个分别与片上初始操作数寄存器、片上初始常数寄存器、阵列中间数据存储器和输出寄存器紧耦合的自衰减更新仲裁控制器，用于对片上初始数据、阵列计算中间数据以及输出数据的生命值进行判决，一旦有数据生命终止，就向相应的缓存单元发出数据更新请求。本发明基于对片上数据生命周期进行统一管理，提供了一种片上缓存单元动态复用的实现方法，提高了大规模可重构阵列的存储利用率（其中每个数据的生命周期由软件运行得到，存放在外存中）。
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公开(公告)号：CN105843774B
公开(公告)日：2018-10-02
申请号：CN201610170062.6
申请日：2016-03-23
Applicant: 东南大学—无锡集成电路技术研究所
Abstract: 本发明公开了一种动态多模式可配的可重构计算单元结构，应用于可重构处理器系统中。可重构处理器系统主要包括三部分：数据模块、配置模块和可重构阵列。该可重构处理器包含四个可重构阵列，每个可重构计算阵列包含48个同构计算单元。每个计算单元之间的路由结构根据配置信息实现，实现同一可重构阵列中加、减、乘、除并行执行；相较于传统的可重构计算单元结构，该结构通过精细化配置，可以高效地实现加、减、乘、除四种运算；面向不同算子，可将阵列中计算单元进行组合，从而高效地实现多种不同算法，提高了可重构处理器系统的吞吐率、灵活性和计算效率。
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公开(公告)号：CN105790809B
公开(公告)日：2018-08-21
申请号：CN201610101435.4
申请日：2016-02-24
Applicant: 东南大学
IPC: H04B7/0413 , H04L25/02
Abstract: 本发明公开了一种面向MIMO信道检测系统中粗粒度可重构阵列及路由结构，系统由14个粗粒度可重构计算域组成，每个粗粒度可重构计算域包括：多层次高效路由结构，多模式可重构计算阵列结构和多功能加速模块；多模式可重构计算阵列结构由8*2个可配置计算单元微结构组成，多功能加速模块由除法加速块和排序加速块组成；除法加速块用于LU分解中消元系数的求解，而排序加速块用于K‑best算法中对每个部分欧几里得距离的排序；可配置计算单元微结构是组成多模式可重构计算阵列结构的最小单元。本发明既可以满足基带信号处理中多种算法之间切换的灵活性，同时又能满足在大规模移动通信中更高的数据吞吐率、更多天线数的需求。
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公开(公告)号：CN106021128A
公开(公告)日：2016-10-12
申请号：CN201610374345.2
申请日：2016-05-31
Applicant: 东南大学—无锡集成电路技术研究所
IPC: G06F12/0862
CPC classification number: G06F12/0862 , G06F2212/6024 , G06F2212/6026 , G06F12/0811 , G06F12/0853
Abstract: 本发明公开了一种基于步幅和数据相关性的数据预取器及其预取方法，所述预取器包括步幅预取表、历史数据表、数据队列；所述预取方法通过步幅预取表和历史数据表对二级缓存未命中进行检测，判断是否进入预取状态，相应的在数据队列中添加预取请求，并对向外存访问接口发出预取信号进行预取。所述预取器及其预取方法在步幅预取方案的基础上增加关联性预取的技术特点，减少步幅预取方案的训练过程，从而提高步幅预取方案的预取覆盖率，实现性能提升并且节省了大量存储空间。
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公开(公告)号：CN112732224B
公开(公告)日：2024-01-05
申请号：CN202110034058.8
申请日：2021-01-12
Applicant: 东南大学
Abstract: 本发明公开了一种面向卷积神经网络的可重构近似张量乘加单元，该单元输入一组基于n×n卷积核的16bit输入与8bit权重，并最终输出一个乘加结果。重构后的部分积阵列规模为n×n×17，其中n×n为行数，17为列数。经过扩展符号位后相加得到一个输出，每个部分积阵列得到的输出经过移位，排列后形成新的部分积矩阵，该部分积矩阵累加后的输出即为乘加单元最终的输出结果。优化卷积操作中大量的乘加运算，并实现低功耗、高速度地完成计算任务。
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