内置式双频移动通讯手机天线

    公开(公告)号:CN1434545A

    公开(公告)日:2003-08-06

    申请号:CN02112570.8

    申请日:2002-01-21

    Applicant: 东南大学

    Abstract: 本发明公开了一种手机用内置式双频移动通讯手机天线,包括衬底,在衬底上设有低频辐射体、高频辐射体和传输线,低频辐射体为N形状铜皮,高频辐射体为「形状铜皮,传输线为条形铜皮,低频辐射体的左端点通过传输线与高频辐射体的下端点并联,在传输线上设有天线输入/输出端,在天线输入/输出端旁设有金属短路销钉。本发明具有制造成本低廉、材料的可选范围广的优点。

    实现帕斯卡三角形数值运算的装置

    公开(公告)号:CN1148878C

    公开(公告)日:2004-05-05

    申请号:CN02112603.8

    申请日:2002-01-29

    Applicant: 东南大学

    Abstract: 实现帕斯卡三角形数值运算的装置是一种实现N-数字小数分频输出的相位补偿和减小相位抖动的帕斯卡三角形数值运算电路。该装置由多级累加器相串联组成,其中每一级累加器由延时器、补码器、全加器所组成,延时器的输入端接前一级累加器的输出端,延时器的输出端接全加器的输入端,全加器的输入端还分别与补码器、前一级累加器的输出端、本级的信号输入端相接;延时器由D触发器构成,补码器由或门和异或门构成,全加器由全加器电路构成,延时器的输入端即D触发器的输入端接前一级全加器电路的输出端,D触发器的输出端与本级全加器电路的输入端和本级补码器的或门、异或门的输入端相接。

    实现帕斯卡三角形数值运算的装置

    公开(公告)号:CN1361592A

    公开(公告)日:2002-07-31

    申请号:CN02112603.8

    申请日:2002-01-29

    Applicant: 东南大学

    Abstract: 实现帕斯卡三角形数值运算的装置,是一种实现N-数字小数分频输出的相位补偿和减小相位抖动的帕斯卡三角形数值运算电路。该装置由多级累加器相串联组成,其中每一级累加器由延时器、补码器、全加器所组成,延时器的输入端接前一级累加器的输出端,延时器的输出端接全加器的输入端,全加器的输入端还分别与补码器、前一级累加器的输出端OUTn+1、本级的信号输入端INn相接;延时器由D触发器构成,补码器由或门和异或门构成,全加器由全加器电路构成,延时器的输入端即D触发器的输入端接前一级全加器电路的输出端,D触发器的输出端与本级全加器电路的输入端和本级补码器的或门、异或门的输入端相接。

    内置式双频移动通讯手机天线

    公开(公告)号:CN1186853C

    公开(公告)日:2005-01-26

    申请号:CN02112570.8

    申请日:2002-01-21

    Applicant: 东南大学

    Abstract: 本发明公开了一种手机用内置式双频移动通讯手机天线,包括衬底,在衬底上设有低频辐射体、高频辐射体和传输线,低频辐射体为N形状铜皮,高频辐射体为「形状铜皮。传输线为条形铜皮,低频辐射体的左端点通过传输线与高频辐射体的下端点并联,在传输线上设有天线输入/输出端,在天线输入/输出端旁设有金属短路销钉。本发明具有制造成本低廉、材料的可选范围广的优点。

    内置式双频移动通讯手机天线

    公开(公告)号:CN2517125Y

    公开(公告)日:2002-10-16

    申请号:CN02218453.8

    申请日:2002-01-21

    Applicant: 东南大学

    Abstract: 本实用新型公开了一种手机用内置式双频移动通讯手机天线,包括衬底,在衬底上设有低频辐射体、高频辐射体和传输线,低频辐射体为N形状铜皮,高频辐射体为「形状铜皮,传输线为条形铜皮,低频辐射体的左端点通过传输线与高频辐射体的下端点并联,在传输线上设有天线输入/输出端,在天线输入/输出端旁设有金属短路销钉。本实用新型具有制造成本低廉、材料的可选范围广的优点。

    小数分频输出相位补偿装置

    公开(公告)号:CN2517178Y

    公开(公告)日:2002-10-16

    申请号:CN02218639.5

    申请日:2002-01-29

    Applicant: 东南大学

    Abstract: 小数分频输出相位补偿装置是一种实现N—数字小数分频输出的相位补偿和减小相位抖动的帕斯卡三角形数值运算电路。该装置由多级累加器相串联组成,其中每一级累加器由延时器、补码器、全加器所组成,延时器的输入端接前一级累加器的输出端,延时器的输出端接全加器的输入端,全加器的输入端还分别与补码器、前一级累加器的输出端OUTn+1、本级的信号输入端INn相接;延时器由D触发器构成,补码器由或门和异或门构成,全加器由全加器电路构成,延时器的输入端即D触发器的输入端接前一级全加器电路的输出端,D触发器的输出端与本级全加器电路的输入端和本级补码器的或门、异或门的输入端相接。

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