公开(公告)号：CN110415755B

公开(公告)日：2023-05-16

申请号：CN201811626581.4

申请日：2018-12-28

Applicant: 三星电子株式会社

Inventor： 孙钟弼 ,  金信镐

IPC: G11C29/52 ,  G06F11/10

Abstract: DRAM器件包括第一端子、第二端子、第三端子、控制信号发生器、CRC单元、行解码器、列解码器和存储器单元阵列。控制信号发生器生成控制信号。CRC单元执行以下操作：对第一数据组执行第一CRC逻辑操作，第一数据组包括通过输入n位第一数据q次而生成的qn位第一数据；生成第一CRC结果信号；对第二数据组执行第二CRC逻辑操作；第二数据组包括通过输入n位第二数据q次而生成的qn位第二数据；生成第二CRC结果信号；以及基于第一CRC结果信号和第二CRC结果信号生成错误信号。响应于所述控制信号基于所述第二CRC结果信号生成所述错误信号，而不管所述第一CRC结果信号如何。

公开(公告)号：CN110415755A

公开(公告)日：2019-11-05

申请号：CN201811626581.4

申请日：2018-12-28

Applicant: 三星电子株式会社

Inventor： 孙钟弼 ,  金信镐

IPC: G11C29/52 ,  G06F11/10

Abstract: DRAM器件包括第一端子、第二端子、第三端子、控制信号发生器、CRC单元、行解码器、列解码器和存储器单元阵列。控制信号发生器生成控制信号。CRC单元执行以下操作：对第一数据组执行第一CRC逻辑操作，第一数据组包括通过输入n位第一数据q次而生成的qn位第一数据；生成第一CRC结果信号；对第二数据组执行第二CRC逻辑操作；第二数据组包括通过输入n位第二数据q次而生成的qn位第二数据；生成第二CRC结果信号；以及基于第一CRC结果信号和第二CRC结果信号生成错误信号。响应于所述控制信号基于所述第二CRC结果信号生成所述错误信号，而不管所述第一CRC结果信号如何。