公开(公告)号：CN109584918A

公开(公告)日：2019-04-05

申请号：CN201811138895.X

申请日：2018-09-28

Applicant: 三星电子株式会社

Inventor： 张东洙 ,  梁万在 ,  任政炖 ,  郑高恩 ,  郑秉勋 ,  崔荣暾

IPC: G11C7/10 ,  G11C7/22

Abstract: 本申请提供一种非易失性存储器装置和包括其的存储装置，所述非易失性存储器装置包括连接至先进先出存储器的输出级的串行流水线结构。先进先出存储器被构造为基于多个先进先出输入时钟信号存储通过具有波流水线结构的数据路径发送的数据，并且基于多个先进先出输出时钟信号输出存储的数据。串行器被构造为基于选择时钟信号将数据输出至输入/输出焊盘。串行流水线结构连接在先进先出存储器与串行器之间，并且被构造为补偿从先进先出存储器输出的存储的数据与选择时钟信号之间的相位差。

公开(公告)号：CN114822623A

公开(公告)日：2022-07-29

申请号：CN202210028051.X

申请日：2022-01-11

Applicant: 三星电子株式会社

Inventor： 金东成 ,  曹永慜 ,  梁万在 ,  尹治元 ,  李俊夏 ,  郑秉勋

IPC: G11C7/22

Abstract: 一种存储设备包括多个存储器芯片和芯片。多个存储器芯片包括被配置成基于第一时钟信号产生第一信号的第一存储器芯片，以及被配置成基于第二时钟信号产生第二信号的第二存储器芯片。该芯片被配置成接收第一和第二信号并且基于第一和第二信号的占空比产生并输出第一和第二比较信号。第一存储器芯片还被配置成基于第一比较信号通过调节第一时钟信号的占空比来产生第一经校正信号，并且第二存储器芯片还被配置成基于第二比较信号通过调节第二时钟信号的占空比来产生第二经校正信号。

公开(公告)号：CN114360606A

公开(公告)日：2022-04-15

申请号：CN202111145948.2

申请日：2021-09-28

Applicant: 三星电子株式会社

Inventor： 郑凤吉 ,  申东珍 ,  梁万在 ,  李炳善 ,  张东洙

IPC: G11C16/04 ,  G11C16/24 ,  G11C16/26

Abstract: 一种非易失性存储器件包括：第一存储区和第二存储区，第一存储区包括第一存储单元和第一模拟电路，第二存储区包括第二存储单元和第二模拟电路；控制逻辑电路，其确定模拟电路的开启/关闭状态，其中，处于开启状态的每个模拟电路将外部电源电压转换为用于每个存储单元的操作的内部工作电压；以及输入/输出电路，其选择用于使用内部工作电压执行数据输入/输出的输入/输出存储区，其中，第一存储单元和第二存储单元的数据输入/输出被顺序地执行，并且当第一存储单元的数据输入/输出被执行时，第一模拟电路和第二模拟电路的每一者中的至少一个一起被开启。

公开(公告)号：CN111223504A

公开(公告)日：2020-06-02

申请号：CN201911141353.2

申请日：2019-11-20

Applicant: 三星电子株式会社

Inventor： 梁万在 ,  李将雨 ,  赵化淑 ,  任政炖

IPC: G11C8/06 ,  G11C8/12 ,  G11C7/22

Abstract: 一种接口芯片包括：命令解码器，被配置为基于时钟信号解码被包括在数据输入/输出信号中的命令；时钟掩蔽电路，被配置为生成掩蔽时钟信号，该掩蔽时钟信号包括与时钟信号的第一边沿至第n边沿(n是2或更大的整数)当中的第一边沿相对应的边沿；时钟延迟电路，被配置为向外部芯片发送延迟时钟信号，该延迟时钟信号包括与时钟信号的第二边沿至第n边沿相对应的边沿；芯片选择电路，被配置为基于被包括在数据输入/输出信号中的地址和掩蔽时钟信号生成芯片选择信号；以及芯片使能控制电路，被配置为接收指示数据输入/输出信号的通道的芯片使能信号，并且基于芯片选择信号将芯片使能信号发送到外部芯片。

公开(公告)号：CN111223504B

公开(公告)日：2024-05-17

申请号：CN201911141353.2

申请日：2019-11-20

Applicant: 三星电子株式会社

Inventor： 梁万在 ,  李将雨 ,  赵化淑 ,  任政炖

IPC: G11C8/06 ,  G11C8/12 ,  G11C7/22

Abstract: 一种接口芯片包括：命令解码器，被配置为基于时钟信号解码被包括在数据输入/输出信号中的命令；时钟掩蔽电路，被配置为生成掩蔽时钟信号，该掩蔽时钟信号包括与时钟信号的第一边沿至第n边沿(n是2或更大的整数)当中的第一边沿相对应的边沿；时钟延迟电路，被配置为向外部芯片发送延迟时钟信号，该延迟时钟信号包括与时钟信号的第二边沿至第n边沿相对应的边沿；芯片选择电路，被配置为基于被包括在数据输入/输出信号中的地址和掩蔽时钟信号生成芯片选择信号；以及芯片使能控制电路，被配置为接收指示数据输入/输出信号的通道的芯片使能信号，并且基于芯片选择信号将芯片使能信号发送到外部芯片。

公开(公告)号：CN109584918B

公开(公告)日：2023-06-16

申请号：CN201811138895.X

申请日：2018-09-28

Applicant: 三星电子株式会社

Inventor： 张东洙 ,  梁万在 ,  任政炖 ,  郑高恩 ,  郑秉勋 ,  崔荣暾

IPC: G11C7/10 ,  G11C7/22

Abstract: 本申请提供一种非易失性存储器装置和包括其的存储装置，所述非易失性存储器装置包括连接至先进先出存储器的输出级的串行流水线结构。先进先出存储器被构造为基于多个先进先出输入时钟信号存储通过具有波流水线结构的数据路径发送的数据，并且基于多个先进先出输出时钟信号输出存储的数据。串行器被构造为基于选择时钟信号将数据输出至输入/输出焊盘。串行流水线结构连接在先进先出存储器与串行器之间，并且被构造为补偿从先进先出存储器输出的存储的数据与选择时钟信号之间的相位差。