发明授权
- 专利标题： Binary adder circuit using denial logic
- 专利标题（中）： 使用DENIAL LOGIC的二进制电路
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申请号： US3454751D申请日： 1966-01-20
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公开(公告)号： US3454751A公开(公告)日： 1969-07-08
- 发明人: BRASTINS AUSEKLIS , WILLARD FRANK G
- 申请人： WESTINGHOUSE ELECTRIC CORP
- 专利权人： Westinghouse Electric Corp
- 当前专利权人： Westinghouse Electric Corp
- 优先权： US52193666 1966-01-20
- 主分类号： G06F7/50
- IPC分类号： G06F7/50 ; G06F7/504 ; G06F7/385 ; G06F7/42
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