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发明授权
CN1630032B 设计图形校正方法、掩模制造方法及半导体器件制造方法 失效 - 权利终止

  • 专利标题： 设计图形校正方法、掩模制造方法及半导体器件制造方法
  • 专利标题（英）： Design pattern correction method, mask producing method and semiconductor device producing method
  • 申请号： CN200410101357.5
    申请日： 2004-12-17
  • 公开(公告)号： CN1630032B
    公开(公告)日： 2010-05-12
  • 发明人: 小谷敏也 , 姜帅现 , 市川裕隆
  • 申请人： 株式会社东芝
  • 申请人地址： 日本东京都
  • 专利权人： 株式会社东芝
  • 当前专利权人： 株式会社东芝
  • 当前专利权人地址： 日本东京都
  • 代理机构： 北京市中咨律师事务所
  • 代理商 陈海红; 段承恩
  • 优先权： 419600/2003 2003.12.17 JP
  • 主分类号： H01L21/00
  • IPC分类号： H01L21/00
设计图形校正方法、掩模制造方法及半导体器件制造方法
摘要：
一种设计图形的校正方法，它是考虑了在半导体集成电路各层之间加工余量的校正设计图形的方法，此方法包括下述步骤：基于第一层设计图形计算对应于第一层加工图形形状的第一图形形状；基于第二层设计图形计算对应于第二层加工图形形状的第二图形形状；通过对上述第一图形形状与第二图形形状进行布尔运算处理，计算第三图形形状；判定根据上述第三图形形状求得的评价值是否满足预定值；在判定上述评价值不满足预定值时，校正上述第一与第二设计图形两者中至少一方。
摘要（英）：

There is disclosed a method of correcting a design pattern considering a process margin between layers of a semiconductor integrated circuit, including calculating a first pattern shape correspondingto a processed pattern shape of a first layer based on a first design pattern, calculating a second pattern shape corresponding to a processed pattern shape of a second layer based on a second designpattern, calculating a third pattern shape using a Boolean operation between the first and second pattern shapes, determining whether or not an evaluation value obtained from the third pattern shape satisfies a predetermined value, and correcting at least one of the first and second design patterns if it is determined that the evaluation value does not satisfy the predetermined value.

公开/授权文献
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