发明授权
- 专利标题: 集成电路中检查层之间的覆盖偏移的修正
- 专利标题(英): Correction of overlay offset between inspection layers in interated circuits
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申请号: CN01818994.6申请日: 2001-09-04
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公开(公告)号: CN1290166C公开(公告)日: 2006-12-13
- 发明人: D·穆拉迪安 , A·萨加特利安
- 申请人: HPL技术公司
- 申请人地址: 美国加利福尼亚州
- 专利权人: HPL技术公司
- 当前专利权人: 辛诺普系统公司,
- 当前专利权人地址: 美国加利福尼亚州
- 代理机构: 中国专利代理(香港)有限公司
- 代理商 吴立明; 张志醒
- 优先权: 60/233,343 2000.09.18 US; 09/747,497 2000.12.22 US
- 国际申请: PCT/US2001/027488 2001.09.04
- 国际公布: WO2002/025724 EN 2002.03.28
- 进入国家日期: 2003-05-16
- 主分类号: H01L21/66
- IPC分类号: H01L21/66
摘要:
用于确定坐标系统的原点之间的偏移的第一方法,用于对其上排列集成电路的晶片检查至少两个不同的缺陷检查,包括:建立包含集成电路晶片的至少两个检查层上排列的缺陷的位置数据的数据库;确定层间缺陷的最大偏移;确定层内缺陷的最小间距;对间距大于最小间距的全部缺陷,从数据库搜索包含偏移小于最大偏移的层间缺陷对;计算每个层间缺陷对的实际偏移;确定实际偏移是否是随机分布;如果它们不是随机分布,识别实际偏移的密集区;并得到至少两层的原点之间的偏移估计和对所述实际偏移的估计的置信值。第二种方法包括:从数据库识别至少一个有缺陷数nd的芯片,其中0≤nd≤k,此处k是小于或等于5的整数;在至少一个芯片上识别全部层间缺陷对;计算每个层间缺陷对的实际偏移,以代替确定层间缺陷的最大偏移和代替确定层内缺陷的最小间距。
公开/授权文献
- CN1535475A 集成电路中检查层之间的覆盖偏移的修正 公开/授权日:2004-10-06
IPC分类: