本发明提供一种全数字时钟生成电路及全数字时钟生成方法，包括一个二选一多选器、一个与门、一个异或门、两个D触发器和两个可配置延时链，通过二选一多选器、一个与门、一个异或门、两个D触发器和两个可配置延时链的配合作用，能够生成周期性的时钟信号，其中，可配置延时链能够调整时钟信号的周期，并且在可配置延时链的等级设定之后，该时钟模块还能够根据芯片PVT的改变调整时钟信号的周期。该全数字时钟生成模块结构简单，面积小，功耗低，不仅可以为芯片提供时钟源，还可以提高芯片的可靠性。特别是在近阈值电压供电的芯片中，该全数字生成模块可很好地跟踪片上的PVT变化，从而保证芯片始终稳定可靠地工作。