一种高速缓存和存储器相干系统包括多个处理芯片，每一个处理芯片托管共享存储器空间的不同子集以及一个或多个路由表，该一个或多个路由表定义该共享存储器空间的逻辑地址与各自对应于该多个处理芯片中的一个所选处理芯片的端点之间的存取路由。该系统进一步包括将该多个处理芯片中的每一对处理芯片物理地耦合在一起的相干网格结构，该相干网格结构被配置成执行用于响应于对该多个处理芯片中的托管故障硬件组件的第一处理芯片的标识而更新该一个或多个路由表的路由逻辑，对路由表的更新有效地移除具有对应于该第一处理芯片的端点的所有存取路由。