本发明公开了一种超低线性灵敏度的CMOS电压基准电路，包括：第一本征NMOS管M1、第二本征NMOS管M2、标准NMOS管M3，其中输入信号VDD与第一本征NMOS管M1的漏极相连，第一本征NMOS管M1的栅极分别与标准NMOS管M3的栅极和漏极相连，且标准NMOS管M3的漏极与输出基准电压VREF相连，以及第一本征NMOS管M1的源极与第二本征NMOS管M2的漏极相连；第二本征NMOS管M2的栅极与地信号GND相连，且第二本征NMOS管M2的源极分别与标准NMOS管M3的漏极和输出基准电压VREF相连；标准NMOS管M3的源极与地信号GND相连。本发明可以有效的降低电压基准的线性灵敏度，从而抑制由于电源电压对电压基准所造成的影响，同时可以减小芯片面积从而节约电路成本。