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发明授权
CN101542685B 减小半导体装置的临界尺寸的方法和具有减小的临界尺寸的部分制造的半导体装置 有权

  • 专利标题： 减小半导体装置的临界尺寸的方法和具有减小的临界尺寸的部分制造的半导体装置
  • 专利标题（英）： Methods to reduce the critical dimension of semiconductor devices and partially fabricated semiconductor devices having reduced critical dimensions
  • 申请号： CN200780043910.6
    申请日： 2007-11-21
  • 公开(公告)号： CN101542685B
    公开(公告)日： 2011-09-28
  • 发明人: 周葆所
  • 申请人： 美光科技公司
  • 申请人地址： 美国爱达荷州
  • 专利权人： 美光科技公司
  • 当前专利权人： 美光科技公司
  • 当前专利权人地址： 美国爱达荷州
  • 代理机构： 北京律盟知识产权代理有限责任公司
  • 代理商 王允方
  • 优先权： 11/606,613 2006.11.29 US
  • 国际申请： PCT/US2007/085371 2007.11.21
  • 国际公布： WO2008/067228 EN 2008.06.05
  • 进入国家日期： 2009-05-26
  • 主分类号： H01L21/033
  • IPC分类号： H01L21/033
减小半导体装置的临界尺寸的方法和具有减小的临界尺寸的部分制造的半导体装置
摘要：
本发明提供一种在目标层上形成特征的方法。所述特征具有与用作掩模的抗蚀剂层的部分的临界尺寸相比减小三倍或四倍的临界尺寸。在目标层上沉积中间层，且在所述中间层上形成所述抗蚀剂层。在图案化所述抗蚀剂层之后，在所述抗蚀剂层的剩余部分的侧壁上形成第一间隔物，从而掩蔽所述中间层的部分。在所述中间层的所述部分的侧壁上形成第二间隔物。在移除所述中间层的所述部分之后，将所述第二间隔物用作掩模以在所述目标层上形成所述特征。本发明还揭示一种部分制造的集成电路装置。
摘要（英）：

A method of forming features on a target layer. The features have a critical dimension that is triple- or quadruple-reduced compared to the critical dimension of portions of a resist layer used as a mask. An intermediate layer is deposited over a target layer and the resist layer is formed over the intermediate layer. After patterning the resist layer, first spacers are formed on sidewalls of remaining portions of the resist layer, masking portions of the intermediate layer. Second spacers are formed on sidewalls of the portions of the intermediate layer. After removing the portions of the intermediate layer, the second spacers are used as a mask to form the features on the target layer. A partially fabricated integrated circuit device is also disclosed.

公开/授权文献
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