公开(公告)号：US08271732B2

公开(公告)日：2012-09-18

申请号：US12315532

申请日：2008-12-04

申请人： Ehud Cohen ,  Oleg Margulis ,  Raanan Sade ,  Stanislav Shwartsman

发明人： Ehud Cohen ,  Oleg Margulis ,  Raanan Sade ,  Stanislav Shwartsman

IPC分类号： G06F12/08

CPC分类号： G06F12/0864 ,  G06F2212/1028 ,  G06F2212/6082 ,  Y02D10/13

摘要： In one embodiment, a cache memory includes a data array having N ways and M sets and at least one fill buffer coupled to the data array, where the data array is segmented into multiple array portions such that only one of the portions is to be accessed to seek data for a memory request if the memory request is predicted to hit in the data array. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，高速缓冲存储器包括具有N路和M组的数据阵列以及耦合到数据阵列的至少一个填充缓冲器，其中数据阵列被分段成多个阵列部分，使得只有一个部分被访问 如果预测存储器请求在数据阵列中命中，则寻找存储器请求的数据。 描述和要求保护其他实施例。

公开(公告)号：US20110320723A1

公开(公告)日：2011-12-29

申请号：US12823047

申请日：2010-06-24

申请人： Ehud Cohen ,  Oleg Margulis ,  Raanan Sade ,  Stanislav Shwartsman

发明人： Ehud Cohen ,  Oleg Margulis ,  Raanan Sade ,  Stanislav Shwartsman

IPC分类号： G06F12/08

CPC分类号： G06F12/0864 ,  G06F12/0859 ,  G06F2212/1028 ,  G06F2212/6082 ,  Y02D10/13

摘要： A method and system to reduce the power consumption of a memory device. In one embodiment of the invention, the memory device is a N-way set-associative level one (L1) cache memory and there is logic coupled with the data cache memory to facilitate access to only part of the N-ways of the N-way set-associative L1 cache memory in response to a load instruction or a store instruction. By reducing the number of ways to access the N-way set-associative L1 cache memory for each load or store request, the power requirements of the N-way set-associative L1 cache memory is reduced in one embodiment of the invention. In one embodiment of the invention, when a prediction is made that the accesses to cache memory only requires the data arrays of the N-way set-associative L1 cache memory, the access to the fill buffers are deactivated or disabled.

摘要翻译： 一种降低存储器件功耗的方法和系统。 在本发明的一个实施例中，存储器件是N路组合关联级（L1）高速缓冲存储器，并且存在与数据高速缓冲存储器耦合的逻辑，以便于仅访问N- 响应于加载指令或存储指令，单向设置关联L1高速缓冲存储器。 通过减少针对每个加载或存储请求访问N路组合关联的L1高速缓冲存储器的方法的数量，在本发明的一个实施例中，减少了N路组合关联的L1高速缓冲存储器的功率需求。 在本发明的一个实施例中，当预测到对高速缓存存储器的访问仅需要N路组关联的L1高速缓冲存储器的数据阵列时，对填充缓冲器的访问被去激活或禁用。

公开(公告)号：US20100146212A1

公开(公告)日：2010-06-10

申请号：US12315532

申请日：2008-12-04

申请人： Ehud Cohen ,  Oleg Margulis ,  Raanan Sade ,  Stanislav Shwartsman

发明人： Ehud Cohen ,  Oleg Margulis ,  Raanan Sade ,  Stanislav Shwartsman

IPC分类号： G06F12/08

CPC分类号： G06F12/0864 ,  G06F2212/1028 ,  G06F2212/6082 ,  Y02D10/13

摘要： In one embodiment, a cache memory includes a data array having N ways and M sets and at least one fill buffer coupled to the data array, where the data array is segmented into multiple array portions such that only one of the portions is to be accessed to seek data for a memory request if the memory request is predicted to hit in the data array. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，高速缓冲存储器包括具有N路和M组的数据阵列以及耦合到数据阵列的至少一个填充缓冲器，其中数据阵列被分段成多个阵列部分，使得只有一个部分被访问 如果预测存储器请求在数据阵列中命中，则寻找存储器请求的数据。 描述和要求保护其他实施例。