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公开(公告)号：CN106030498A
公开(公告)日：2016-10-12
申请号：CN201480075672.7
申请日：2014-03-27
Applicant: 株式会社日立制作所
CPC classification number: G06F3/061 , G06F3/0656 , G06F3/0688 , G06F12/0246 , G06F17/30501 , G06F17/30864 , G06F2212/401
Abstract: 存储装置具有：多个快闪存储器，保存多个压缩数据；快闪控制器，控制相对于快闪存储器的数据的输入输出；数据缓冲器，临时保存压缩数据；管理控制器，基于检索请求而控制数据缓冲器和快闪控制器；数据解压引擎，包括对从数据缓冲器传送来的压缩数据并行地进行解压的多个数据解压电路；以及数据检索引擎，包括多个数据检索电路，其从利用各数据解压电路解压后的各数据中并行地检索满足检索条件的数据，将通过该各数据检索电路的检索而得到的数据传送至检索请求源，快闪控制器从快闪存储器并行地读出检索请求所请求的多个压缩数据并传送至数据缓冲器，每当在数据缓冲器中保存压缩数据时，管理控制器都将该压缩数据传送至数据解压引擎。
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公开(公告)号：CN102136490B
公开(公告)日：2013-11-27
申请号：CN201010580092.7
申请日：2010-12-02
Applicant: 株式会社日立制作所
IPC: H01L29/739 , H01L29/06 , H01L29/423 , H02M7/48
CPC classification number: H01L29/7395 , H01L21/2815 , H01L29/0607 , H01L29/0611 , H01L29/0615 , H01L29/0619 , H01L29/0623 , H01L29/0646 , H01L29/0657 , H01L29/0847 , H01L29/1095 , H01L29/404 , H01L29/407 , H01L29/41741 , H01L29/41766 , H01L29/4236 , H01L29/42376 , H01L29/66348 , H01L29/7397
Abstract: 本发明的课题是提供一种半导体装置以及使用它的电力变换装置，能够保持低损失和高耐压，同时能够提高接通期间中的dv/dt的基于栅极驱动电路的控制性。为解决上述课题，在宽度宽的沟槽(423)的侧壁上设置栅极(401)，由此，因为栅极(401)被栅极绝缘膜(402)和成为层间膜的厚的绝缘膜(403)覆盖，所以栅极的寄生电容小，而且没有浮动p层，因此栅极的电位不变动，能够提高dv/dt的控制性，能够同时兼顾低损失和低噪声。
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公开(公告)号：CN112990636A
公开(公告)日：2021-06-18
申请号：CN202010805915.5
申请日：2020-08-12
Applicant: 株式会社日立制作所
Abstract: 本发明提供一种计算机系统和日程安排系统的验证方法，验证能够生成日程的、开发阶段的AI系统的效果。能够对日程安排系统进行验证的计算机系统，日程安排系统在接受了包括关于日程的对象的数据即多个条目的对象数据的情况下，使用计算条目的选择概率的模型，生成由排序后的条目构成的日程，计算机系统管理模型的信息，包括：从验证用的对象数据中选择条目的选择部；生成条目的特征量数据的特征量计算部；推算没有包含在特征量数据中的特征量的特征量推算部；计算条目的选择概率的选择概率计算部；和效果推算部，其执行基于选择概率来选择包含在日程中的候选条目的选择处理，基于选择处理的结果生成表示日程安排系统的搜索范围的信息。
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公开(公告)号：CN106030498B
公开(公告)日：2019-03-08
申请号：CN201480075672.7
申请日：2014-03-27
Applicant: 株式会社日立制作所
Abstract: 存储装置具有：多个快闪存储器，保存多个压缩数据；快闪控制器，控制相对于快闪存储器的数据的输入输出；数据缓冲器，临时保存压缩数据；管理控制器，基于检索请求而控制数据缓冲器和快闪控制器；数据解压引擎，包括对从数据缓冲器传送来的压缩数据并行地进行解压的多个数据解压电路；以及数据检索引擎，包括多个数据检索电路，其从利用各数据解压电路解压后的各数据中并行地检索满足检索条件的数据，将通过该各数据检索电路的检索而得到的数据传送至检索请求源，快闪控制器从快闪存储器并行地读出检索请求所请求的多个压缩数据并传送至数据缓冲器，每当在数据缓冲器中保存压缩数据时，管理控制器都将该压缩数据传送至数据解压引擎。
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Patent Agency Ranking
公开(公告)号：CN102714217B
公开(公告)日：2015-07-08
申请号：CN201080060476.4
申请日：2010-01-04
Applicant: 株式会社日立制作所
IPC: H01L29/739 , H01L27/04 , H01L29/78 , H01L29/786
CPC classification number: H01L29/7397 , H01L27/0664 , H01L29/0619 , H01L29/0839 , H01L29/1095 , H01L29/402
Abstract: 本发明提供半导体装置及使用半导体装置的电力转换装置，具体而言，提供可抑制在短路时流动的过电流且低损失、低噪音(低电位变位、低电流振动)的、元件的耐破损量高的IGBT。一种隧道型的IGBT，具备配置成宽窄两种间隔的多个隧道栅极，在以窄间隔配置的所述隧道栅极彼此间具有带有第一导电型的沟道的MOS结构，在以宽间隔配置的所述隧道栅极彼此间具备通过隔着第二导电型的第三半导体层的一部而与所述隧道栅极分离的第一导电型的浮动半导体层。另外，该浮动半导体层隔着绝缘膜配置在对应于与发射电极同电位的第一导电体层的位置上并且平行地配置。根据以上结构，能够缓和所述隧道栅极的角部的电场集中而提高耐压，并且可实现低噪音、低损失。
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公开(公告)号：CN102714217A
公开(公告)日：2012-10-03
申请号：CN201080060476.4
申请日：2010-01-04
Applicant: 株式会社日立制作所
IPC: H01L29/739 , H01L27/04 , H01L29/78 , H01L29/786
CPC classification number: H01L29/7397 , H01L27/0664 , H01L29/0619 , H01L29/0839 , H01L29/1095 , H01L29/402
Abstract: 本发明提供半导体装置及使用半导体装置的电力转换装置，具体而言，提供可抑制在短路时流动的过电流且低损失、低噪音(低电位变位、低电流振动)的、元件的耐破损量高的IGBT。一种隧道型的IGBT，具备配置成宽窄两种间隔的多个隧道栅极，在以窄间隔配置的所述隧道栅极彼此间具有带有第一导电型的沟道的MOS结构，在以宽间隔配置的所述隧道栅极彼此间具备通过隔着第二导电型的第三半导体层的一部而与所述隧道栅极分离的第一导电型的浮动半导体层。另外，该浮动半导体层隔着绝缘膜配置在对应于与发射电极同电位的第一导电体层的位置上并且平行地配置。根据以上结构，能够缓和所述隧道栅极的角部的电场集中而提高耐压，并且可实现低噪音、低损失。
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公开(公告)号：CN112990636B
公开(公告)日：2024-07-26
申请号：CN202010805915.5
申请日：2020-08-12
Applicant: 株式会社日立制作所
IPC: G06Q10/0631 , G06Q50/04 , G06N20/00
Abstract: 本发明提供一种计算机系统和日程安排系统的验证方法，验证能够生成日程的、开发阶段的AI系统的效果。能够对日程安排系统进行验证的计算机系统，日程安排系统在接受了包括关于日程的对象的数据即多个条目的对象数据的情况下，使用计算条目的选择概率的模型，生成由排序后的条目构成的日程，计算机系统管理模型的信息，包括：从验证用的对象数据中选择条目的选择部；生成条目的特征量数据的特征量计算部；推算没有包含在特征量数据中的特征量的特征量推算部；计算条目的选择概率的选择概率计算部；和效果推算部，其执行基于选择概率来选择包含在日程中的候选条目的选择处理，基于选择处理的结果生成表示日程安排系统的搜索范围的信息。
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公开(公告)号：CN102593167A
公开(公告)日：2012-07-18
申请号：CN201210001137.X
申请日：2012-01-04
Applicant: 株式会社日立制作所
IPC: H01L29/739 , H01L21/331 , H01L25/07 , H02M1/00
CPC classification number: H01L29/7397 , H01L29/0661 , H01L29/0696 , H01L29/1095 , H01L29/402 , H01L29/4238 , H01L29/6634 , H01L2924/0002 , H01L2924/00
Abstract: 提供了一种半导体装置，能够在保持低损失和高耐压的同时，提高栅极驱动电路对在导通开关时间段中的dv/dt的控制性。该半导体装置设置有：第1导电型的第1半导体层(4)；在其表面附近形成的第2导电型的第2半导体层(2)；与其电连接的第1主电极(11)，与第1半导体层(4)邻接且在与第2半导体层(2)相反侧的表面附近形成的第2导电型的第3半导体层(6)；在其上部上选择性地设置的第1导电型的第4半导体层(7)；与第3半导体层(6)以及第4半导体层(7)电连接的第2主电极(14)；其侧面与第4半导体层(7)和第3半导体层(6)接触且达到第1半导体层(4)的沟槽(17)；沿着该侧面通过多晶硅的边壁形成的栅极电极(9)；以及在沟槽(17)内离开栅极电极(9)而设置且与第2主电极(14)电连接的多晶硅电极(18)。
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