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公开(公告)号：CN110957413B
公开(公告)日：2023-05-19
申请号：CN201910912617.3
申请日：2019-09-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H10N30/87 , H10N30/00 , H10N30/063
Abstract: 本公开的各种实施例涉及用于压电装置的击穿电压增强的结构与方法。一种压电金属‑绝缘体‑金属(metal‑insulator‑metal，MIM)装置包含顶部电极与底部电极之间的压电结构。压电层包含上覆底部区域的顶部区域。底部区域的外侧壁延伸穿过顶部区域的外侧壁。顶部区域的外侧壁与顶部电极的外侧壁对齐。压电层配置成有助于限制顶部电极与压电层的分层。
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公开(公告)号：CN102969340B
公开(公告)日：2016-03-23
申请号：CN201210093539.7
申请日：2012-03-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/10 , H01L29/04 , H01L29/423 , H01L29/78 , H01L21/28 , H01L21/336
CPC classification number: H01L29/66795 , H01L21/02532 , H01L21/02609 , H01L21/30604 , H01L21/76224 , H01L29/045 , H01L29/0649 , H01L29/0847 , H01L29/16 , H01L29/161 , H01L29/165 , H01L29/7853
Abstract: 本发明提供了FinFET器件。FinFET器件包括：具有第一半导体材料的半导体衬底；具有第一半导体材料的鳍片结构，该鳍片结构位于半导体衬底的上面，其中该鳍片结构具有第一晶面取向的顶面；具有第二半导体材料的类金刚石形状结构，该类金刚石形状结构被设置在鳍片结构的顶面上方，其中类金刚石形状结构具有至少一个第二晶面取向的表面；栅极结构，该栅极结构被设置在类金刚石形状结构的上方，其中所述栅极结构使源极区和漏极区分隔开；以及沟道区，该沟道区被限定在源极区和漏极区之间的类金刚石形状结构中。本发明提供了具有限定在类金刚石形状半导体结构中的沟道的FinFET器件。
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公开(公告)号：CN103311297A
公开(公告)日：2013-09-18
申请号：CN201210593522.8
申请日：2012-12-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/15 , H01L21/336
CPC classification number: H01L29/7851 , H01L21/02532 , H01L21/02538 , H01L29/045 , H01L29/1054 , H01L29/155 , H01L29/161 , H01L29/165 , H01L29/205 , H01L29/267 , H01L29/517 , H01L29/66795 , H01L29/7842 , H01L29/785
Abstract: 提供了一种鳍式场效应晶体管(FinFET)器件。该FinFET器件包括超晶格层和应变层。该超晶格层由衬底支撑。该应变层设置在超晶格层上，并且提供了栅极沟道。栅极沟道由超晶格层产生应力。在实施例中，通过堆叠不同的硅锗合金或者堆叠其他的III-V半导体材料形成该超晶格层。本发明还提供了一种具有超晶格应激源的FinFET。
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公开(公告)号：CN103311297B
公开(公告)日：2015-12-09
申请号：CN201210593522.8
申请日：2012-12-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/15 , H01L21/336
CPC classification number: H01L29/7851 , H01L21/02532 , H01L21/02538 , H01L29/045 , H01L29/1054 , H01L29/155 , H01L29/161 , H01L29/165 , H01L29/205 , H01L29/267 , H01L29/517 , H01L29/66795 , H01L29/7842 , H01L29/785
Abstract: 提供了一种鳍式场效应晶体管(FinFET)器件。该FinFET器件包括超晶格层和应变层。该超晶格层由衬底支撑。该应变层设置在超晶格层上，并且提供了栅极沟道。栅极沟道由超晶格层产生应力。在实施例中，通过堆叠不同的硅锗合金或者堆叠其他的III-V半导体材料形成该超晶格层。本发明还提供了一种具有超晶格应激源的FinFET。
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公开(公告)号：CN112350612B
公开(公告)日：2024-09-27
申请号：CN201911081771.7
申请日：2019-11-07
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本揭露涉及一种用于恢复或防止压电装置的劣化装置性能的方法及其系统。用于恢复压电装置的劣化装置性能的方法包括在运行模式中藉由对压电装置施加大于或等于第一振幅的一或多个电压脉冲以在第一时间段内操作压电装置，和在第一时间段的期间确定压电装置的性能参数具有已与参考值偏离大于预定阈值的第一值。在第二时间段的期间，方法更包括向压电装置施加包括正电压偏压和负电压偏压的双极性半波。在第三时间段的期间，方法更包括在运行模式中操作压电装置，其中性能参数具有第二值。第二值与参考值之间的绝对差小于第一值与参考值之间的绝对差。
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Patent Agency Ranking
公开(公告)号：CN105321803A
公开(公告)日：2016-02-10
申请号：CN201510091142.8
申请日：2015-02-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02 , H01L21/336
CPC classification number: H01L29/66666 , H01L21/02587 , H01L21/02609 , H01L21/02631 , H01L21/02639 , H01L29/0649 , H01L29/1037
Abstract: 本发明提供了形成半导体布置的方法。形成半导体布置的方法包括：在沟槽中的衬底上或者在衬底上的介电柱之间形成第一核。形成第一核包括以相对于衬底的顶面的第一角度施加第一源材料束并且同时以相对于衬底的顶面的第二角度施加第二源材料束。通过旋转衬底同时施加第一源材料束和第二源材料束由第一核形成第一半导体柱。使用第一源材料束和第二源材料束在沟槽中或者在介电柱之间形成第一半导体柱将第一半导体柱的形成限制于单一方向。
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公开(公告)号：CN110943155B
公开(公告)日：2023-12-29
申请号：CN201910789075.5
申请日：2019-08-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 在一些实施例中提供一种压电器件。所述压电器件包括半导体衬底。在半导体衬底之上设置有第一电极。在第一电极上设置有压电结构。在压电结构上设置有第二电极。在半导体衬底之上设置有加热元件。加热元件被配置成将压电结构加热到恢复温度达一时间段，其中将压电结构加热到恢复温度达所述时间段会改善压电器件的劣化的电特性。
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公开(公告)号：CN110957413A
公开(公告)日：2020-04-03
申请号：CN201910912617.3
申请日：2019-09-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L41/047 , H01L41/08 , H01L41/293
Abstract: 本公开的各种实施例涉及一种压电金属-绝缘体-金属(metal-insulator-metal，MIM)装置，其包含顶部电极与底部电极之间的压电结构。压电层包含上覆底部区域的顶部区域。底部区域的外侧壁延伸穿过顶部区域的外侧壁。顶部区域的外侧壁与顶部电极的外侧壁对齐。压电层配置成有助于限制顶部电极与压电层的分层。
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公开(公告)号：CN109728072A
公开(公告)日：2019-05-07
申请号：CN201811128368.0
申请日：2018-09-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L21/336 , H01L29/78
Abstract: 本发明实施例涉及一种半导体装置及其制造方法。本发明实施例提供一种用于制造半导体装置的方法。接纳半导体衬底。图案化所述半导体衬底以形成彼此间隔的多个突出部，其中所述突出部包括基底区段，及堆叠在所述基底区段上的晶种区段。形成多个第一绝缘结构，从而覆盖所述基底区段侧壁且暴露所述晶种区段的侧壁。形成多个间隔件，从而覆盖所述晶种区段的所述侧壁。部分移除所述第一绝缘结构以部分暴露所述基底区段的所述侧壁。移除从所述第一绝缘结构暴露的所述基底区段。在所述晶种区段下方形成多个第二绝缘结构。
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公开(公告)号：CN105321803B
公开(公告)日：2018-05-11
申请号：CN201510091142.8
申请日：2015-02-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02 , H01L21/336
CPC classification number: H01L29/66666 , H01L21/02587 , H01L21/02609 , H01L21/02631 , H01L21/02639 , H01L29/0649 , H01L29/1037
Abstract: 本发明提供了形成半导体布置的方法。形成半导体布置的方法包括：在沟槽中的衬底上或者在衬底上的介电柱之间形成第一核。形成第一核包括以相对于衬底的顶面的第一角度施加第一源材料束并且同时以相对于衬底的顶面的第二角度施加第二源材料束。通过旋转衬底同时施加第一源材料束和第二源材料束由第一核形成第一半导体柱。使用第一源材料束和第二源材料束在沟槽中或者在介电柱之间形成第一半导体柱将第一半导体柱的形成限制于单一方向。
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