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公开(公告)号：CN106816438B
公开(公告)日：2020-07-10
申请号：CN201611092388.8
申请日：2016-11-29
Applicant: 台湾积体电路制造股份有限公司
Inventor： 李陈毅 , 黄士芬 , 王培伦 , 何大椿 , 钟于彰 , 穆罕默德·阿尔-夏欧卡 , 亚历克斯·卡尔尼茨基
IPC: H01L27/088 , H01L21/8234
Abstract: 本发明的一些实施例提供了一种半导体器件。该半导体器件包括：第一晶体管，被配置为包括第一阈值电压水平。该第一晶体管包括栅极结构。该栅极结构包括：包括第一导电类型的第一部件。第二晶体管被配置为包括与第一阈值电压水平不同的第二阈值电压水平。该第二晶体管包括栅极结构。该栅极结构包括：包括第一导电类型的第二部件。至少一个额外部件设置在第二部件上方。该至少一个额外部件包括与第一导电类型相反的第二导电类型。连接第一晶体管和第二晶体管以通过第一阈值电压水平和第二阈值电压水平之间的期望电压差确定至少一个额外部件的数量。本发明还提供了另一种半导体器件和一种制造半导体器件的方法。
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公开(公告)号：CN106816438A
公开(公告)日：2017-06-09
申请号：CN201611092388.8
申请日：2016-11-29
Applicant: 台湾积体电路制造股份有限公司
Inventor： 李陈毅 , 黄士芬 , 王培伦 , 何大椿 , 钟于彰 , 穆罕默德·阿尔-夏欧卡 , 亚历克斯·卡尔尼茨基
IPC: H01L27/088 , H01L21/8234
CPC classification number: H01L27/0883 , G05F3/08 , G05F3/242 , H01L21/82345 , H01L21/823821 , H01L21/823885 , H01L27/0222 , H01L27/0922 , H01L27/0924 , H01L29/495 , H01L29/4958 , H01L29/4966 , H01L29/785 , H01L27/0886 , H01L21/823431
Abstract: 本发明的一些实施例提供了一种半导体器件。该半导体器件包括：第一晶体管，被配置为包括第一阈值电压水平。该第一晶体管包括栅极结构。该栅极结构包括：包括第一导电类型的第一部件。第二晶体管被配置为包括与第一阈值电压水平不同的第二阈值电压水平。该第二晶体管包括栅极结构。该栅极结构包括：包括第一导电类型的第二部件。至少一个额外部件设置在第二部件上方。该至少一个额外部件包括与第一导电类型相反的第二导电类型。连接第一晶体管和第二晶体管以通过第一阈值电压水平和第二阈值电压水平之间的期望电压差确定至少一个额外部件的数量。本发明还提供了另一种半导体器件和一种制造半导体器件的方法。
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公开(公告)号：CN113571520B
公开(公告)日：2025-04-29
申请号：CN202110475581.4
申请日：2021-04-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供一种半导体器件及其制造方法。所述半导体器件具有位于衬底中的源极区及漏极区、栅极结构以及金属线。源极区在衬底中环绕漏极区。栅极结构设置在衬底上，且设置在源极区与漏极区之间。栅极结构环绕漏极区。金属线位于源极区及漏极区以及栅极结构上方且电连接到漏极区或源极区。源极区包括掺杂区，所述掺杂区具有位于所述掺杂区的两个相对端部之间的断开区。金属线从漏极区延伸、跨越栅极结构且跨越断开区并超过源极区。
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公开(公告)号：CN101924026B
公开(公告)日：2014-02-12
申请号：CN201010212859.0
申请日：2010-06-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28
CPC classification number: H01L29/513 , H01L21/02172 , H01L21/022 , H01L21/28158 , H01L21/28211 , H01L21/283 , H01L29/42364 , H01L29/517 , H01L29/78
Abstract: 本发明提供一种降低用于高介电常数介电质和金属栅极堆叠结构的界面层厚度的方法。上述方法包括于一半导体基板的上方形成一界面层；回蚀刻上述界面层；于上述界面层的上方沉积一高介电常数材料；于上述高介电常数材料的上方形成一金属栅极。上述界面层可包括如化学氧化物、臭氧氧化物、热氧化物或利用紫外线硬化化学氧化物方式形成等。利用稀释氢氟酸工艺或氢氟酸气相(vapor HF)工艺或其他适当工艺回蚀刻上述界面层。在沉积高介电常数材料之前，还包括对上述界面层进行紫外线硬化工艺或低热预算退火工艺。依据本发明形成的界面层可达到高介电常数介电质/金属栅极元件在32nm世代或以下的世代的尺寸微缩趋势的要求。
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Patent Agency Ranking
公开(公告)号：CN101752258B
公开(公告)日：2011-09-07
申请号：CN200910142924.4
申请日：2009-05-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336
CPC classification number: H01L29/66795 , H01L21/02381 , H01L21/0245 , H01L21/02532 , H01L21/02617 , H01L29/1054 , H01L29/7851
Abstract: 本发明是有关于一种形成半导体结构的方法，该方法包括提供复合基材，其中复合基材包括有主体硅基材与紧邻于主体硅基材之上的硅锗层。对硅锗层执行第一缩合以形成缩合硅锗层，藉以使得缩合硅锗层具有实质均匀的锗浓度。蚀刻缩合硅锗层与主体硅基材的顶端部分以形成复合鳍片，其中复合鳍片包括硅鳍片与位在硅鳍片上的缩合硅锗鳍片。该方法更包括氧化硅鳍片的一部分，以及对缩合硅锗鳍片执行第二缩合。
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公开(公告)号：CN113571520A
公开(公告)日：2021-10-29
申请号：CN202110475581.4
申请日：2021-04-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 提供一种半导体器件及其制造方法。所述半导体器件具有位于衬底中的源极区及漏极区、栅极结构以及金属线。源极区在衬底中环绕漏极区。栅极结构设置在衬底上，且设置在源极区与漏极区之间。栅极结构环绕漏极区。金属线位于源极区及漏极区以及栅极结构上方且电连接到漏极区或源极区。源极区包括掺杂区，所述掺杂区具有位于所述掺杂区的两个相对端部之间的断开区。金属线从漏极区延伸、跨越栅极结构且跨越断开区并超过源极区。
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公开(公告)号：CN101924026A
公开(公告)日：2010-12-22
申请号：CN201010212859.0
申请日：2010-06-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28
CPC classification number: H01L29/513 , H01L21/02172 , H01L21/022 , H01L21/28158 , H01L21/28211 , H01L21/283 , H01L29/42364 , H01L29/517 , H01L29/78
Abstract: 本发明提供一种降低用于高介电常数介电质和金属栅极堆叠结构的界面层厚度的方法。上述方法包括于一半导体基板的上方形成一界面层；回蚀刻上述界面层；于上述界面层的上方沉积一高介电常数材料；于上述高介电常数材料的上方形成一金属栅极。上述界面层可包括如化学氧化物、臭氧氧化物、热氧化物或利用紫外线硬化化学氧化物方式形成等。利用稀释氢氟酸工艺或氢氟酸气相(vapor HF)工艺或其他适当工艺回蚀刻上述界面层。在沉积高介电常数材料之前，还包括对上述界面层进行紫外线硬化工艺或低热预算退火工艺。依据本发明形成的界面层可达到高介电常数介电质/金属栅极元件在32nm世代或以下的世代的尺寸微缩趋势的要求。
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公开(公告)号：CN101752258A
公开(公告)日：2010-06-23
申请号：CN200910142924.4
申请日：2009-05-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336
CPC classification number: H01L29/66795 , H01L21/02381 , H01L21/0245 , H01L21/02532 , H01L21/02617 , H01L29/1054 , H01L29/7851
Abstract: 本发明是有关于一种形成半导体结构的方法，该方法包括提供复合基材，其中复合基材包括有主体硅基材与紧邻于主体硅基材之上的硅锗层。对硅锗层执行第一缩合以形成缩合硅锗层，藉以使得缩合硅锗层具有实质均匀的锗浓度。蚀刻缩合硅锗层与主体硅基材的顶端部分以形成复合鳍片，其中复合鳍片包括硅鳍片与位在硅鳍片上的缩合硅锗鳍片。该方法更包括氧化硅鳍片的一部分，以及对缩合硅锗鳍片执行第二缩合。
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公开(公告)号：CN222840007U
公开(公告)日：2025-05-06
申请号：CN202421410249.5
申请日：2024-06-19
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本实用新型的各种实施例是关于一种半导体装置，所述半导体装置可以包括静电放电(ESD)保护电路及高电压ESD触发电路，高电压ESD触发电路被配置来为半导体装置的高电压电路触发ESD保护。高电压ESD触发电路可以通过本文描述的高电压ESD触发电路的示例性实施方式中的一者或多者来实施。本文描述的高电压ESD触发电路的示例性实施方式能够处理半导体装置中包括的高电压电路的高电压。此降低了在这些高电压电路的正常操作期间过早触发ESD保护的可能性及/或防止过早触发ESD保护，且使得高电压电路能够受到保护而免于高电压ESD事件的影响。
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