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公开(公告)号：CN1957352A
公开(公告)日：2007-05-02
申请号：CN200480043146.9
申请日：2004-11-19
Applicant: 松下电器产业株式会社
IPC: G06F17/50
CPC classification number: G06F17/5045 , G06F2217/08
Abstract: 一种用来产生高层次综合寄存器传输级设计的方法和装置，采用数据通路分配中功率耗散和面积使用之间的折衷。功率耗散和面积约束以及两者之间的优先级是输入。根据该指定的优先级和指定的约束，一种算法自动确定所用寄存器的数目。可用功率管理方程来调整分配过程从而用较低的功率管理成本交换寄存器面积中的等量节省。多规格优化整数线性规划与启发式确定出来的功率和面积权重一起使用，从而适应芯片设计的不同需要。使用双向赋权通过成本方程和匈牙利算法来确定每一阶段所用寄存器的数目。
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公开(公告)号：CN1271705C
公开(公告)日：2006-08-23
申请号：CN03158409.8
申请日：2003-09-09
Applicant: 松下电器产业株式会社
CPC classification number: G06F17/5031 , G06F17/5045
Abstract: 本发明提供一种半导体集成电路的设计方法，可以不减少元件布置所需要的有效面积和电源焊盘以外所使用的焊盘数量，而且不增加处理时间，就能减少IR下降对时序的影响和IR下降自身，可以进行近似实际工作的时序仿真。在触发器驱动能力改变步骤，将任意触发器置换成所具有的延迟时间比从因电源布线的电阻成分引起电源电压产生压降的状态转变至理想电源的状态的时间大的触发器。由此，仅限定触发器来预先制作考虑IR下降的延迟库，可以减少库制作时间，且提高延迟计算步骤的延迟时间计算精度，进一步通过置换成驱动能力低的触发器，可以减少面积。
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公开(公告)号：CN1737804A
公开(公告)日：2006-02-22
申请号：CN200410102729.6
申请日：2004-12-23
Applicant: 富士通株式会社
IPC: G06F17/50
CPC classification number: G06F17/5045
Abstract: 本发明提供了一种具有高制图效率的CAD装置，便于生成符号的符号生成装置，存储有加载到计算机中使计算机作为CAD装置工作的CAD程序的CAD程序存储介质，存储有加载到计算机中使计算机作为符号生成装置工作的符号生成程序的符号生成程序存储介质。提供了符号数据读取部，其获取表示一个列表的表数据(符号数据)，所述列表描述了具有多个管脚的电子部件的各个管脚的属性；以及符号生成部，其按照与所述符号数据获取部获取的表数据所表示的列表中的属性的描述位置相对应的配置，将具有与该列表中描述的各个属性相同的属性的各个符号管脚应用到表示电子部件的部件符号上。
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公开(公告)号：CN1713369A
公开(公告)日：2005-12-28
申请号：CN200510078191.4
申请日：2005-06-16
Applicant: 松下电器产业株式会社
CPC classification number: G06F17/5022 , G06F17/5045
Abstract: 根据本发明的设计半导体集成器件的方法，执行半导体集成器件的模拟过程(步骤S1)，并且在事务数据存储过程(步骤S2)中储存事务数据。随后，在事务数据分析过程(步骤S3)中分析事务数据，并且产生控制部分，用于静态地或动态地控制在分析结果基础上产生的总线的最优位宽度、编码方法、工作频率等(步骤S4)。
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公开(公告)号：CN1713185A
公开(公告)日：2005-12-28
申请号：CN200510078605.3
申请日：2005-06-20
Applicant: 三洋电机株式会社
Inventor： 小曾根真
CPC classification number: G06F15/7867 , G06F17/5045
Abstract: 本发明提供一种处理可重构电路的动作设定所需的数据流图的技术。本发明的数据流图处理方法，根据可重构电路的集合体内的逻辑电路数，将所生成的1个以上的DFG分割为多个子DFG(S14)。在可重构电路具有多级连接结构时，将子DFG的列数设定为可重构电路每1级的逻辑电路个数以下。接着，结合子DFG(S18)，生成结合DFG。将结合DFG的列数也设定为可重构电路每1级的逻辑电路个数以下。以成为可重构电路级数以下的方式对该结合DFG进行再分割(S20)，生成能映射到可重构电路中的子结合DFG。
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公开(公告)号：CN1702661A
公开(公告)日：2005-11-30
申请号：CN200510072995.3
申请日：2005-05-25
Applicant: 雅马哈株式会社
IPC: G06F17/50
CPC classification number: G06F17/5045
Abstract: 设计了一种信号路由装置及信号路由程序，通过图形用户接口的方式在信号处理系统的多个组件间设置信号路由。在信号处理装置里，显示部分显示多个各带有至少一个用于连接的端子的组件。操作部分被操作用于在显示部分上选择一个组件的至少一个端子，并输入连接指令。检测部分响应该指令，用于检测另一组件的可连接到被选端子的至少一个端子。连接部分自动将一个组件的被选端子与另一组件的被检测出的端子互相连接，从而在显示部分上在该被选端子和该被检测出的端子间画出一条连线，由此以在显示部分上的组件的端子间画出的连线的方式设置组件间的该信号路由。
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公开(公告)号：CN1607657A
公开(公告)日：2005-04-20
申请号：CN200410068389.X
申请日：2004-08-31
Applicant: 松下电器产业株式会社
CPC classification number: G06F17/5045
Abstract: 显示去掉缓冲器和反相器而不改变逻辑的电路。该电路通过第一或第二方法得到。对于第一种方法，从时钟电路中去掉所有不改变逻辑的缓冲器，并且当时钟通路在布线的分支点分开时，去掉在每个分开的时钟通路上的所有反相器对。对于第二种方法，复制在多个时钟通路上的逻辑元件，并且添加到时钟电路上，去掉所有不改变逻辑的缓冲器以及除上述缓冲器之外位于两个逻辑元件之间的所有反相器对，若有的话，去掉实现相同逻辑并且在多个时钟通路上的冗余的局部电路。由此，可以显示时钟电路，从而有利于设计人员理解逻辑。
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公开(公告)号：CN1601503A
公开(公告)日：2005-03-30
申请号：CN200410080178.8
申请日：2004-09-24
Applicant: 阿尔卡特公司
Inventor： 塞巴斯蒂安·纪尧姆
IPC: G06F13/38
CPC classification number: G06F13/409 , G06F17/5036 , G06F17/5045
Abstract: 本发明涉及一种特别针对电子系统的布线背板的总线连接系统，这里的总线包括不规律分布的连接器。它包括选择段，在每段中连接器之间的间隔是基本相同的，除了一段以外，改变所有线段的结构，使得改变的各段的有效阻抗与未修改的一段的有效阻抗相等。这就产生了从一端到另一端都满足匹配要求的总线，并且可以工作在很高的频率上，仅仅是轻微地减小了其传播常数。
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公开(公告)号：CN1517919A
公开(公告)日：2004-08-04
申请号：CN200410007326.3
申请日：2004-01-16
Applicant: 株式会社村田制作所
CPC classification number: G06F17/5036 , G06F17/5045 , G06F17/5063
Abstract: 在一种选择合适噪声抑制元件的方法中，包括发送器IC，噪声抑制滤波器，传输线，和接收器IC的数字电路的输入信号通过傅立叶展开进行扩展以便按照一系列正弦波的和的形式表示该输入信号。该傅立叶展开后的输入信号和数字电路的电路常数用于计算在接收器IC的输入侧上的信号。对所有可能的滤波器执行类似的计算以指定信号的每个基波和谐波成分的分数，同时兼顾噪声抑制效果和信号波形质量。计算总记分，对滤波器从高分到低分进行排列。
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公开(公告)号：CN1155883C
公开(公告)日：2004-06-30
申请号：CN00808460.2
申请日：2000-05-12
Applicant: ARC国际美国控股公司
IPC: G06F9/38
CPC classification number: G06F17/5045 , G06F9/3842
Abstract: 一种在流水线中央处理器(CPU)或用户化微处理器内用于实现指令的方法和装置。在本发明的第一个方面中，公开了流水线内控制转移和执行指令的一种改进的方法。在一个实施例中，该方法包括在程序跳转指令内定义三个分立的延迟段；这些延迟段模式按照程序员需要而规定后面指令执行或者阻塞流水线程序。在本发明的第二个方面中，公开了结合上述模式综合处理一个处理器设计的方法。还描述了利用上述的方法所综合的示范性门逻辑，以及一个能够实施这些方法的计算机系统。
