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公开(公告)号：CN104011723A
公开(公告)日：2014-08-27
申请号：CN201280062171.6
申请日：2012-12-05
Applicant: 美光科技公司
IPC: G06F17/50
CPC classification number: H03K19/17708 , G05B19/045 , G06F7/00 , G06F9/4498 , G06F17/5054 , H03K19/0175 , H03K19/17704 , H03K19/20 , H03K19/21 , Y02T10/82
Abstract: 本发明揭示若干方法及装置，其中存在一种包含有限状态机晶格(30)的装置。所述晶格(30)可包含可经编程以对数据流执行各种逻辑函数的可编程布尔逻辑单元(58B)。所述可编程性包含到所述布尔逻辑单元(58B)的第一输入的反相、所述布尔逻辑单元(58B)的最后输出的反相及“与”门或者“或”门作为所述布尔逻辑单元(58B)的最终输出的选择。所述布尔逻辑单元(58B)还包含经配置以致使所述布尔逻辑单元(58B)仅在于所述布尔逻辑单元(58B)处接收到表示数据流的结束的数据结束之后输出的数据结束电路。
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公开(公告)号：CN103636128A
公开(公告)日：2014-03-12
申请号：CN201380002007.0
申请日：2013-05-22
Applicant: 松下电器产业株式会社
Inventor： 金子幸广
IPC: H03K19/21 , H01L21/8246 , H01L27/105 , H01L45/00 , H01L49/00
CPC classification number: G11C13/0069 , G11C5/025 , G11C11/2259 , G11C11/2275 , H01L21/28291 , H01L27/1159 , H01L29/6684 , H01L29/78391 , H03K19/21
Abstract: 本发明的驱动非易失性半导体装置的方法，分别向源电极(15)、漏电极(16)及下部栅电极膜(12)施加电压Vs、Vd及V3，同时，在比使强电介质膜(13)所包含的所有极化反转所需的期间短的期间内，分别向第1上部栅电极(17a)及第2上部栅电极(17b)施加脉冲电压V1及V2，以使得宽度WRL1及宽度WRL2变大且宽度WRH变小。脉冲电压V1及V2的绝对值小于使强电介质膜(13)所包含的所有极化反转所需的电压的绝对值。电压Vs、Vd及V3、脉冲电压V1及V2满足Vs、Vd、V3>V1、V2的关系。
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公开(公告)号：CN103339891A
公开(公告)日：2013-10-02
申请号：CN201280007263.4
申请日：2012-02-03
Applicant: 华为技术有限公司
CPC classification number: H03K19/21 , H04L9/3239 , H04L2209/125
Abstract: 本发明揭示一种包括串联耦合且用于执行散列函数的多个级的设备，其中所述级包括多个XOR阵列以及一个或一个以上包括多个并联门的替代盒（S盒）。还揭示了一种设备，其包括多个并联耦合的XOR门，多个耦合到所述XOR门的输入位，以及多个耦合到所述XOR门的输出位，其中所述XOR门用于执行所述输入位变成所述输出位的线性混合函数，作为非密码编译散列函数的一个级。
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公开(公告)号：CN206451067U
公开(公告)日：2017-08-29
申请号：CN201720045697.3
申请日：2017-01-13
Applicant: 半导体元件工业有限责任公司
Inventor： M·珀泽穆尼
IPC: G06F1/04
CPC classification number: H03K5/135 , H03K3/0322 , H03K5/24 , H03K5/2481 , H03K19/0016 , H03K19/00384 , H03K19/21 , H03K19/215
Abstract: 本实用新型提供了一种时钟发生器，在一个实施例中，所述时钟发生器包括第一电容器、电流源和电压节点。第一开关耦接在第一电容器和电流源之间。第二开关耦接在第一电容器和电压节点之间。
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公开(公告)号：CN207369003U
公开(公告)日：2018-05-15
申请号：CN201720531721.4
申请日：2017-05-15
Applicant: 意法半导体(克洛尔2)公司 , 意法半导体有限公司
IPC: H03K17/284 , H03K17/693
CPC classification number: H01L27/0928 , G01R31/31725 , H01L21/823892 , H01L29/1083 , H03K3/037 , H03K19/00315 , H03K19/094 , H03K19/21
Abstract: 本实用新型涉及一种集成电路，包括：多个电路域(102，104，106，108)，每个电路域包括：多个晶体管器件，这些晶体管器件定位在p型阱和n型阱(P，N)之上，这些晶体管器件限定该电路域的一个或多个数据路径；监测电路(116)，该监测电路被适配成用于检测该电路域的这些数据路径中的至少一个数据路径的松弛时间何时降至阈值水平以下并且用于基于该检测在输出线上生成输出信号；以及偏置电路(110)，该偏置电路被适配成用于修改该电路域的该n型和/或p型阱的偏置电压。
