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公开(公告)号：CN105760784A
公开(公告)日：2016-07-13
申请号：CN201610097052.4
申请日：2016-02-22
Applicant: 清华大学无锡应用技术研究院
IPC: G06F21/72
CPC classification number: G06F21/72
Abstract: 本发明公开了一种多元化配置信息压缩方法及装置，其中，该方法包括：对密码算法进行规划并生成密码算法对应的数据流图；根据数据流图的重复特性提取公因子，并确定公因子的公因子冗余度；根据可重构密码处理器硬件特性和公因子冗余度对数据流图进行子图划分；以及根据划分后的子图的结构特征信息和互联特征信息确定配置压缩方式，并通过配置压缩方式对子图所对应的可重构运算单元的配置信息和互联的配置信息进行压缩配置。该方法结合密码算法的计算特征来选择配置信息压缩方式，并基于所选择的配置信息压缩方式对配置信息进行压缩，去除冗余的配置信息，进而可提高可重构密码处理器的执行效率。
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公开(公告)号：CN105656619A
公开(公告)日：2016-06-08
申请号：CN201610074012.8
申请日：2016-02-02
Applicant: 清华大学无锡应用技术研究院
CPC classification number: H04L9/0631 , H04L63/1441
Abstract: 本发明公开了一种AES加密方法和基于及的抗功耗攻击方法，AES加密方法包括：对明文数据进行分组；将轮函数的输入与扩展的密钥进行异或操作；使用8位输入、32位输出的S盒进行数据替换；通过S盒输出的32位数据进行移位；对行移位操作输出的32位数据对应地进行异或操作；对扩展密钥进行异或；使用8位输入、8位输出的S盒进行数据替换；与扩展密钥进行异或；输出密文数据。本发明具有如下优点：加密方法中各个操作主要所需的操作只有查表、移位和异或，这在逻辑实现上是较为简单且高效的。抗功耗攻击方法带有列混淆，抗功耗攻击效果好。
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公开(公告)号：CN105447414A
公开(公告)日：2016-03-30
申请号：CN201510690005.6
申请日：2015-10-21
Applicant: 清华大学无锡应用技术研究院
IPC: G06F21/72
CPC classification number: G06F21/72
Abstract: 本发明公开了一种可重构密码处理器，其特征在于，包括：配置模块，用于获取配置参数并进行分配；传输模块，用于根据分配的配置参数发送待处理数据；处理模块，用于得到处理数据，并至传输模块进行输出，处理模块包括：阵列运算缓存，用于存放中间数据与交互数据；可重构阵列，用于实现运算，每个可重构单元具有令牌驱动使能端，以获取令牌使能；异步驱动使能网络，用于根据分配的配置参数得到令牌使能网络，从而提供运算的数据跳转运输方式完成所述可重构阵列的驱动，以控制可重构密码处理器进入相应工作模式。本发明实施例的可重构密码处理器，通过令牌使能驱动执行过程，从而提高了灵活性和执行性能，降低了功耗，更好地保证安全性和可靠性。
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公开(公告)号：CN105224286A
公开(公告)日：2016-01-06
申请号：CN201510587342.2
申请日：2015-09-15
Applicant: 清华大学无锡应用技术研究院
IPC: G06F9/30
Abstract: 本发明公开了一种用于可重构密码处理器的缓存装置，包括：数据加载模块，用于根据配置信息和输入的FIFO数据进入对应的工作模式，以将FIFO数据发送给至少一个数据通道；通道次序记录缓存，用于记录FIFO数据送入每个数据通道的输入次序；输出数据管理模块，用于根据输入次序输出处理模块输出的FIFO数据；中间数据和反馈控制模块，用于根据中间数据进入对应的工作模式，以对需要进一步处理的中间数据进行缓存，以及对阵列配置所需的中间数据进行缓存。根据本发明实施例的缓存装置可以满足密码算法所需的不同类型数据的缓存，提高并行运算能力，很好地满足分组密码算法在可重构密码处理器上的高效实现。
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公开(公告)号：CN112905506B
公开(公告)日：2024-06-28
申请号：CN202110286699.2
申请日：2021-03-17
Applicant: 清华大学无锡应用技术研究院
Abstract: 本发明涉及集成电路信息安全技术领域，具体公开了一种基于多值APUF的可重构系统，其中，包括：上位机和FPGA，上位机与FPGA通信连接，上位机包括激励产生模块、激励接收模块和响应接收发送模块，FPGA包括控制模块和PUF模块，PUF模块与控制模块通信连接，激励产生模块、激励接收模块和响应接收发送模块均与控制模块通信连接；其中PUF模块被配置成具有多个配置端、多个激励端和仲裁器模块的多值APUF的可重构结构，能够实现多种路径组合并得到多种不同的激励‑响应特性。本发明提供的基于多值APUF的可重构系统能够保证不同配置之间的重构唯一性和每个配置的重构均匀性。另外，由于设置了仲裁器模块能够提升APUF的抗攻击性，且未增加资源消耗。
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Patent Agency Ranking
公开(公告)号：CN110321162B
公开(公告)日：2023-06-06
申请号：CN201910585678.3
申请日：2019-07-01
Applicant: 无锡沐创集成电路设计有限公司 , 清华大学无锡应用技术研究院
Abstract: 本发明提供一种基于粗粒度可重构计算单元的PRESENT加密算法系统，包括可重构配置系统、可重构数据通路及计算模块、主控微处理器、系统总线；所述可重构配置系统包括配置信息初始化接口、多级配置信息存储单元、配置信息解析模块、配置信息寄存器所述可重构数据通路及计算模块包括可重构计算阵列、寄存器通道、中间结果存储单元、输入先进先出寄存器组、输出先进先出寄存器组；所述可重构计算阵列包括可重构计算单元块，可重构计算单元块包括多行算子、读控制模块、写控制模块；本发明能够实现PRESENT加密算法的高效运算。
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公开(公告)号：CN115525906A
公开(公告)日：2022-12-27
申请号：CN202110708109.0
申请日：2021-06-24
Applicant: 清华大学无锡应用技术研究院
Abstract: 本发明提供了一种密文整数的处理方法、装置、系统及存储介质，应用于计算机领域，包括：将待进行加法运算的两个密文整数均进行单指令多数据编码，得到第一编码整数和第二编码整数，将该第一编码整数和该第二编码整数进行同态加操作，得到第一操作结果，以及，将该第一编码整数和该第二编码整数进行同态乘操作，得到第二操作结果，基于该第一操作结果和该第二操作结果，生成中间变量结果，将该中间变量结果和该第一操作结果进行同态加操作，得到该待进行加法运算的两个密文整数的运算结果。本发明采用单指令多数据编码的编码方式，提升密文整数加法的运算效率，同时能高效地实现算术运算和布尔逻辑运算。
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公开(公告)号：CN110795748B
公开(公告)日：2021-12-14
申请号：CN201911020613.0
申请日：2019-10-24
Applicant: 清华大学无锡应用技术研究院
Abstract: 本发明实施例提供了基于可重构计算阵列实现流密码算法的方法、系统以及计算机可读存储介质。该方法包括：获取第一配置信息并根据第一配置信息对可重构计算阵列进行第一配置；获取第二配置信息并根据第二配置信息对可重构计算阵列进行第二配置；获取第三配置信息并根据第三配置信息对可重构计算阵列进行第三配置；第一配置、第二配置以及第三配置后的可重构计算阵列可依次对初始化变量、常量寄存器第一值与固定密钥进行初始化、32次循环运算、N次循环计算处理得到N个密钥，其中，N为预设循环次数。本发明实施通过可重构计算阵列实现流密码算法的过程，提高了流密码算法的计算效率和灵活性。
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公开(公告)号：CN112905506A
公开(公告)日：2021-06-04
申请号：CN202110286699.2
申请日：2021-03-17
Applicant: 清华大学无锡应用技术研究院
Abstract: 本发明涉及集成电路信息安全技术领域，具体公开了一种基于多值APUF的可重构系统，其中，包括：上位机和FPGA，上位机与FPGA通信连接，上位机包括激励产生模块、激励接收模块和响应接收发送模块，FPGA包括控制模块和PUF模块，PUF模块与控制模块通信连接，激励产生模块、激励接收模块和响应接收发送模块均与控制模块通信连接；其中PUF模块被配置成具有多个配置端、多个激励端和仲裁器模块的多值APUF的可重构结构，能够实现多种路径组合并得到多种不同的激励‑响应特性。本发明提供的基于多值APUF的可重构系统能够保证不同配置之间的重构唯一性和每个配置的重构均匀性。另外，由于设置了仲裁器模块能够提升APUF的抗攻击性，且未增加资源消耗。
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公开(公告)号：CN112564891A
公开(公告)日：2021-03-26
申请号：CN202011444216.9
申请日：2020-12-11
Applicant: 清华大学无锡应用技术研究院
Abstract: 本发明涉及序列密码算法技术领域，具体公开了一种基于反馈移位寄存器阵列的序列密码算法计算系统，其中，包括：至少两个反馈移位寄存器阵列，多个所述反馈移位寄存器阵列级联连接，每个所述反馈移位寄存器阵列均包括N行M列的寄存器，每个所述寄存器均包括多种输入数据，其中N≥2，M≥2，且N和M均为自然数；以及与每个所述反馈移位寄存器阵列对应的计算模块，每个所述计算模块均与对应的所述反馈移位寄存器阵列连接，每个所述计算模块均能够根据序列密码算法进行计算，并将得到的计算结果反馈至对应的反馈移位寄存器阵列。本发明提供的基于反馈移位寄存器阵列的序列密码算法计算系统能够同时兼顾性能及灵活性。
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