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公开(公告)号：CN116488801A
公开(公告)日：2023-07-25
申请号：CN202310407019.7
申请日：2023-04-12
Applicant: 浙江大学
Abstract: 本发明属于硬件安全技术领域，公开了一种基于物理不可克隆函数的安全密钥生成系统及方法，包括生成模块和重建模块，所述生成模块包括：SRAM、激励生成器、寄存器组以及解码器，所述重建模块包括SRAM、激励生成器、寄存器组、解码器以及提取器。本发明利用SRAM作为物理不可克隆函数，并额外增加了纠错模块以保证生成密钥的稳定性。本发明的帮助数据是一串二进制序列，攻击者若获取不到产生这个序列的响应，则无法从序列中推断该序列在响应中的位置，也就无法从帮助数据中获取到任何与密钥有关的信息。而响应只存在于芯片内部的电路中，攻击者无法直接观察到，因此该密钥生成方案几乎不存在密钥泄露问题。
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公开(公告)号：CN115859385A
公开(公告)日：2023-03-28
申请号：CN202211480296.2
申请日：2022-11-24
Applicant: 浙江大学
Abstract: 本发明属于硬件安全技术领域，公开了一种用于集成电路芯片的抗结构攻击逻辑锁定加密装置及方法，包括加密逻辑、干扰逻辑、加密电路和干扰电路，所述加密逻辑为原始电路的加密逻辑，输入信号连接干扰逻辑、加密电路和干扰电路，所述加密电路和干扰电路输出连接干扰逻辑，所述加密电路和干扰电路的加密信号cs0/cs1分别异或原始电路中信号N1/N2，最终两组加密逻辑共同驱动信号N3，整个加密电路中密钥的数量为k bits,加密电路和干扰电路分别由[0:n]bits和[m:k‑1]bits驱动。本发明能够抵抗基于分析加密电路中特殊关键信号的结构攻击，实现组合逻辑逻辑锁的安全性。
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公开(公告)号：CN115756856A
公开(公告)日：2023-03-07
申请号：CN202211480175.8
申请日：2022-11-24
Applicant: 浙江大学
IPC: G06F9/50
Abstract: 本发明属于多核芯片技术领域，公开了一种基于多核处理器访问的自旋锁硬件及方法，包括选择逻辑、锁池队列逻辑和锁状态逻辑；所述选择逻辑用于在硬件锁模块中指示是哪个CPU发起请求；所述锁池队列逻辑用于保存硬件锁被占用期间，其他CPU对硬件锁的访问顺序；所述锁状态逻辑用于结合锁池队列状态和选择逻辑，确认该共享区域对应锁状态。本发明在为每个临界区域建立硬件锁池的基础上，将上锁状态信号和错误信号连接每个CPU，结合总线访问和CPU直接访问锁状态来减少总线请求时间。
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公开(公告)号：CN115426113A
公开(公告)日：2022-12-02
申请号：CN202211019138.7
申请日：2022-08-24
Applicant: 浙江大学
Abstract: 本发明于信息安全技术领域，公开了一种数字签名运算方法，应用于SM2知识产权IP核中，包括如下步骤：获取签名私钥dA，消息摘要e，随机数k，椭圆曲线参数；数字签名算法中随机数k模乘(1+dA)得到一个新的随机数k1＝k+k·dA，将私钥dA隐藏在随机数中；在计算椭圆曲线点(x1，y1)使用新的随机数k1，从而得到新的计算公式(x1，y1)＝[k1]G。本发明提出的数字签名方法实现了对签名过程中私钥安全性的的优化，在不影响运算性能的前提下，有效保护了用户的私钥dA不易被攻击者获取，从而提高了数字签名的安全性。
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公开(公告)号：CN112711383A
公开(公告)日：2021-04-27
申请号：CN202011643848.8
申请日：2020-12-30
Applicant: 浙江大学 , 南方电网数字电网研究院有限公司
IPC: G06F3/06 , G06F12/02 , G06F12/0862 , G06F13/16
Abstract: 本发明属于存储器控制领域，涉及用于电力芯片的非易失性存储读取加速方法，通过行长自适应缓存加速处理器从Flash读取指令和跨步预取加速处理器从Flash读取数据，其中所述通过行长自适应缓存加速处理器从Flash读取指令包括：对处理器发起的取指请求，根据缓存命中和缺失判断，进行缓存行填充并重构缓存行长，向Flash发起读取指令请求；所述通过跨步预取加速处理器从Flash读取数据包括：对处理器发起的取数请求，根据缓冲寄存器命中和缺失的判断和跨步预取使能位的有效情况，向Flash发起读取数据请求。本发明硬件开销小，提高了处理器从Flash中读取指令和数据的速度，同时降低了访问功耗。
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Patent Agency Ranking
公开(公告)号：CN112667450A
公开(公告)日：2021-04-16
申请号：CN202110017368.9
申请日：2021-01-07
Applicant: 浙江大学
Abstract: 本发明涉及处理器技术领域，具体涉及一种可动态配置的多核处理器容错系统，所述多核处理器为可重配置的三个处理器，该多核处理器容错系统通过三个处理器的配置静态配置为常规容错模式、可靠容错模式或性能模式，然后根据模式切换寄存器的模式切换命令使得多核处理器容错系统在常规容错模式、可靠容错模式性能模式之间相互切换，最后根据所要切换的模式对三个处理器进行相应的配置。本发明能够满足数字芯片针对性能和可靠性需求的不同应用，提高处理器冗余方式的灵活度和可配置性，达到资源可配置和高效率的要求。
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公开(公告)号：CN112083882A
公开(公告)日：2020-12-15
申请号：CN202010921042.4
申请日：2020-09-04
Applicant: 南方电网数字电网研究院有限公司 , 南方电网科学研究院有限责任公司 , 浙江大学
Abstract: 本申请涉及存储器技术领域，提供了一种SRAM坏点处理方法、系统、装置、计算机设备和存储介质。该方法包括：通过接收数据访问模块获得的针对SRAM的访问地址，与CPU扫描后在信息寄存器中存储的坏点地址进行匹配，得到访问地址匹配的目标坏点地址，获取与目标坏点地址对应的数据寄存器，从中读写对应的数据内容。本申请提供的方案，将CPU扫描到的坏点地址存储在信息寄存器，并预先为各个坏点地址配置对应的数据寄存器用于存储坏点地址对应的数据内容，使得在SRAM使用过程中，可以对SRAM的坏点情况进行动态管理，通过数据寄存器实现坏点地址对应的SRAM数据内容的读写，实现了对SRAM坏点的替换操作，提高了SRAM坏点管理的效率，并进一步提高了SRAM的可靠性。
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公开(公告)号：CN112083791A
公开(公告)日：2020-12-15
申请号：CN202010969527.0
申请日：2020-09-15
Applicant: 南方电网数字电网研究院有限公司 , 南方电网科学研究院有限责任公司 , 浙江大学
IPC: G06F1/3234 , G06F1/3237 , G06F1/3287
Abstract: 本申请涉及一种芯片功耗优化方法、装置、计算机设备和存储介质。采用本申请能够完成了芯片功耗优化的自动管理过程，且能够进一步节省功耗。该方法包括：通过将唤醒模式指令和掉电模式指令分别存储于唤醒模式寄存器和掉电模式寄存器中，响应于上述掉电模式指令，触发掉电使能寄存器启动掉电流程并在掉电流程中控制由上述掉电模式指令指定的电源域进入低功耗模式；接收上述唤醒源信息对应的唤醒源产生的唤醒信号；若该唤醒信号为有效唤醒信号，则控制由上述唤醒模式指令指定的电源域进入上述电源开关模式。
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公开(公告)号：CN111428280B
公开(公告)日：2020-11-17
申请号：CN202010518677.X
申请日：2020-06-09
Applicant: 浙江大学
Abstract: 本发明公开了一种SoC安全芯片密钥信息完整性存储及错误自修复方法，在进行关键密钥信息的存储及访问过程中，提供一种密钥信息的完整性及错误自修复的保护措施，来确保访问得到的密钥信息的完整性，从而保证芯片的安全性和可靠性。该方法包括密钥信息增加校验位、备份存储以及持续完整性校验及错误修复，密钥信息增加校验位以及备份存储是为了完成对密钥的完整性校验及错误自修复，如果访问得到的密钥信息CRC校验错误，用冗余存储区进行正确密钥的存储达到持续校验与修复的效果，从而保证密钥信息被正确访问。本发明能够更好的保护密钥信息的完整性，同时涵盖了对密钥存储区物理故障的修复，提高了系统可靠性。
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公开(公告)号：CN119788071A
公开(公告)日：2025-04-08
申请号：CN202411567182.0
申请日：2024-11-05
Applicant: 浙江大学
Abstract: 本发明属于集成电路设计技术领域，公开了一种应用于ADC差分电容阵列的互校准方法，所述方法包括如下步骤：步骤1：CDAC电容阵列中每位电容误差电压的提取和量化；步骤2：在ADC的输出码值中加上相应的误差码值。采用本发明提出的校准方法去除了传统模拟校准方法中额外的校准CDAC，显著的减少了电容面积，并将误差码值和ADC正常量化的码值相结合得到最终的输出码值，该运算过程不仅可以在片上运行也可以放在片外的软件上运算，减少了电路设计的复杂性同时也能显著减小电容阵列失配引起ADC转换精度损失。
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