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公开(公告)号：CN108759846B
公开(公告)日：2021-10-29
申请号：CN201810527432.6
申请日：2018-05-29
Applicant: 东南大学
Abstract: 本发明公开了一种自适应扩展卡尔曼滤波噪声模型建立方法，包括：采集传感器数据，记录每次扩展卡尔曼滤波计算中观测值与预测值之间的差值与滤波计算后姿态中航向角的变化值，并计算观测值与预测值之间的差值与滤波计算后姿态中航向角的变化值之间的相关系数；根据观测值与预测值之间的差值与滤波计算后姿态中航向角的变化值之间的相关系数建立观测噪声模型；将噪声模型所需的参数作为神经网络的输入，将目标值作为神经网络对应的输出，进行神经网络模型训练，得到观测噪声模型的最优参数。提取外界环境影响与传感器数据之间的关系，并通过神经网络寻找最优模型参数，使外界环境对行走航迹推算的影响达到最小。
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公开(公告)号：CN111083648A
公开(公告)日：2020-04-28
申请号：CN201911421933.7
申请日：2019-12-31
Applicant: 东南大学
Abstract: 本发明公开了一种极低成本BLE Beacon硬件架构及兼容广播包生成方法,该低成本硬件架构仅使用一款低功耗MCU及可以工作在2.4GHz，码率具有1Mbps的GFSK发射机，即可实现BLE Beacon功能。基于本发明的BLE Beacon由于删除了标准蓝牙芯片中的协议栈，减小了芯片的大容量存储器，降低了Beacon所需MCU的性能，因此可以大大降低BLE Beacon的成本。同时基于该低成本硬件架构，本发明还公开了一种基于通用GFSK发射机产生BLE兼容广播包的方法。通过利用MCU中的定时器，可以控制本发明的低成本Beacon产生与BLE标准兼容的广播时序。该方法可以确保低成本架构的BLE Beacon发送的广播包能够被标准的BLE设备扫描获取。最终使得本发明的BLE Beacon可以大规模应用于密集物联网应用。
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公开(公告)号：CN110401445A
公开(公告)日：2019-11-01
申请号：CN201910609894.7
申请日：2019-07-08
Applicant: 东南大学
Abstract: 本发明公开了一种低硬件开销的TIADC系统采样时刻失配数字后台校准方法。在拉格朗日内插基础上实现重构滤波器来对采样时刻失配进行补偿。通过简化内插系数的多项表达式，本发明提出的架构相较其他完美重构方法节省了约41％的乘法器另外加法器数量也大大减少。在四通道800MSPS 12-bit TIADC系统进行仿真验证，结果显示在0.4fs输入信号带宽内TIADC系统能获得至少72dB的SNDR。由于校准算法的全数字实现特征，极其适合运用在FPGA或DSP设备实现数据后处理。同时在高速多通道的TIADC系统中，大大减少的乘法器和加法器数量更容易在片内集成，在不同先进工艺节点之间的转换也更加灵活。
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公开(公告)号：CN106227673B
公开(公告)日：2019-05-17
申请号：CN201610592779.X
申请日：2016-07-25
Applicant: 东南大学—无锡集成电路技术研究所
IPC: G06F12/06
Abstract: 本发明公开了一种基于DMA的序列波形合成算法，采用Altera公司的SG‑DMA，序列波形合成算法的关键在于波形序列地址的产生，该算法利用SG‑DMA内部的描述字处理器，根据不同序列对段个数、段重复次数以及循环模式的要求，设置由多个描述字组成的描述字链，在嵌入式开发过程中依次完成对各个描述字所携带的数据传输基本参数的配置过程。此过程根据每个描述字指向的数据源确定最终序列地址的产生，多个不同的描述字以链表形式顺序相连且指向同一数据源完成单个序列的重复，反之指向不同数据源完成不同序列之间的跳转。对比传统的在FPGA内部通过Verilog编程实现的序列地址产生方式，本发明所采用的基于DMA的序列波形合成算法，设计简单，逻辑复杂度低且灵活性高。
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公开(公告)号：CN108494402A
公开(公告)日：2018-09-04
申请号：CN201810207249.8
申请日：2018-03-14
Applicant: 东南大学
Abstract: 本发明公开了一种基于正弦拟合的TIADC系统误差估计和补偿方法，包括：输入一个已知频率的低频正弦信号至TIADC，求解三个参数的估算值并计算出各通道正弦输出的幅度和偏置；得到其余各通道的增益失配和失调失配和计算以完成补偿；输入一个已知频率的高频正弦信号至TIADC，得到三参数后分别计算各通道存在采样时刻失配和带宽失配的正弦输出的幅度值和相位值；估算得到通道带宽和带宽失配导致的相位值和采样时刻失配引起的相位值；分别采用可调延迟线和分数延时滤波器进行相位调节，以补偿采样时刻失配和带宽失配引起的相位误差。本发明可对TIADC中存在的各类失配所引起的误差实现精确的估计和补偿，同时不受通道数目限制，具有很好的有效性、广泛性和实用性。
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Patent Agency Ranking
公开(公告)号：CN106059604B
公开(公告)日：2018-08-10
申请号：CN201610347830.0
申请日：2016-05-24
Applicant: 东南大学
IPC: H04B1/12
Abstract: 本发明公开了一种基于信号分离的抗阻塞接收射频前端结构，包括高线性度的低噪声跨导放大器、电流开关无源混频器和具有频率邻近信号分离功能的中频电路，以电流模的方式工作，所述低噪声跨导放大器具有高线性度的跨导特性，减小输出电流信号中的非线性产物，中频电路在宽带范围内提供低输入阻抗，配合电流开关无源混频器，可防止阻塞信号在电路节点引发大电压摆幅并破坏工作点，中频电路还具有高频率选择性，能够有效滤除频率上接近有用信号的阻塞信号，分离出有用信号并向后级输出。本发明可用于无片外射频滤波器的接收机中，实现提取有用信号并抑制阻塞信号的功能。
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公开(公告)号：CN104539241B
公开(公告)日：2018-07-17
申请号：CN201510041273.5
申请日：2015-01-27
Applicant: 东南大学
IPC: H03D7/16
Abstract: 本发明公开了一种低电压高线性度上变频器及上变频信号输出方法,由跨导电路、本振开关以及负载电路构成，利用负反馈电路构造基于超级源跟随结构的跨导电路，使得流过本振开关的中频电流与输入电压呈现高度线性关系；并利用电流镜将转换电流复制并注入到本振开关，经本振开关的变频作用产生上变频信号以及谐波混频产物，再经负载电路滤除谐波混频产物，输出纯净的上变频信号。本发明可显著提升整个上变频器的线性度。同时本发明的上变频器将电源地之间层叠的晶体管数目控制在三个以内，可有效适应低电源电压的应用场合。
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公开(公告)号：CN105207626B
公开(公告)日：2017-11-28
申请号：CN201510706256.9
申请日：2015-10-27
Applicant: 东南大学
IPC: H03D7/16
Abstract: 本发明涉及一种折叠式线性跨导上变频器，包含高线性度中频跨导电路、双平衡本振开关以及负载电路；本发明为折叠结构，将跨导级产生的电流经电流镜复制到本振开关，从而将本振开关所在支路层叠的晶体管数目从四个减少到三个，缓和了电压裕度。跨导级通过基于运放的负反馈电路，实现了具有高线性度的电压—电流转换功能。同时为了保证跨导级的电压裕度，该线性跨导电路将跨导电阻两端的偏置电压相比输入电压上移了一个栅源电压。所述上混频电路可工作在较低电源电压下，并具有高线性度的特点。
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公开(公告)号：CN104601180B
公开(公告)日：2017-05-24
申请号：CN201510073415.6
申请日：2015-02-11
Applicant: 东南大学
IPC: H03M13/29
CPC classification number: H03M13/29
Abstract: 本发明公开了一种基于扩展汉明码的二维乘积码编码装置及编码方法。该编码装置包括：信息输入缓存模块、编码信息存储电路模块、子码编码逻辑电路模块、编码控制电路模块，子码编码逻辑电路模块包括：可重构行码编码运算电路和可重构列码编码运算电路。该装置通过采用寄存器组进行信息存储，再利用编码运算电路模块进行二维乘积编码，同时通过编码控制电路模块对每个时序进行控制使得行、列编码同步进行以及在编码信息输出的同时进行双重校验位的生成，大大降低了编码延时，提高编码电路的吞吐率。
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公开(公告)号：CN104617970B
公开(公告)日：2017-02-22
申请号：CN201510066420.4
申请日：2015-02-10
Applicant: 东南大学
IPC: H04B1/16
CPC classification number: H04B1/16
Abstract: 本发明公开一种全集成抗阻塞射频接收前端架构，包括阻塞信号滤波级和下混频级。其中阻塞信号滤波级是一个前馈结构，主支路和前馈支路采用电路结构相同的低噪声放大器以实现匹配。此外，前馈支路利用无源混频器对阻抗具有在频域的搬移特性，在射频本振处产生一个带阻滤波器以滤除有用信号，然后将得到的阻塞信号与主支路的阻塞信号相减，得到射频有用信号。因为在两个低噪声放大器之后直接将阻塞信号滤除，不会对其他电路造成影响，所以避免了带来其他的非理想因素。其后接无源混频器实现下混频，得到中频有用信号。
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