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公开(公告)号：CN113791666A
公开(公告)日：2021-12-14
申请号：CN202110973881.5
申请日：2021-08-24
Applicant: 电子科技大学
Abstract: 本发明公开了一种基于多DAC的宽带高精度任意波形合成方法，通过配置采样时钟的相位和采样点的分解以实现采样率的提升和分辨率的提升。假设有2Q个DAC的并行结构，均分为a组分辨率提升结构，每组2b个DAC，通过该分配方式可以将系统的采样率提升a倍，分辨率提升b倍；这样使得本发明可以通过灵活的配置方法，自由的选择采样率和分辨率的提升倍数，具有非常好的扩展性和灵活性，能够适应当今社会对信号合成的需求。
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公开(公告)号：CN113434006A
公开(公告)日：2021-09-24
申请号：CN202110772035.7
申请日：2021-07-08
Applicant: 电子科技大学
IPC: G06F1/03
Abstract: 本发明属于数字测试技术领域，涉及一种基于DDS的高分辨率脉冲波形产生装置。本发明在采样时钟的固定采样率下，通过相位累加模块对一个周期内波形样点进行计数，从而确定出当前周期内波形样点个数。当相位累加器计满一个周期时，周期累加模块开始对脉冲周期开始计数。通过时间偏移计算模块计算出当前周期结束时间点与下一周期波形样点起始点的间距，以确定下一周期脉冲波形样点的起始时刻，以此规律继续向下计算，周期累加器M依次加一，直到时间偏移计算为0时，周期累加器M置0重新循环计算波形样点。按照上述步骤依次确定出每一个周期内的波形样点。克服了脉冲信号分辨率调节受限于采样时钟频率的问题。
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公开(公告)号：CN112953461A
公开(公告)日：2021-06-11
申请号：CN202110069028.0
申请日：2021-01-19
Applicant: 电子科技大学
IPC: H03H17/02
Abstract: 本发明公开了一种基于采样率转换技术的任意波形合成方法，先以可变采样率进行波形数据计算并存入存储器，在存储过程中，当存储器读写控制模块接受到控制命令后，先执行写操作，再执行读操作；然后将读出的这些数据分为并行的多路，每一路数据再单独进行采样率的转换，通过采样率转换倍数这一参数控制各路数据的有效性和各路数据的排列关系，将有效的数据重新拼合，得到固定采样率下的输出数据，这种方式利于输出信号镜像频率分量的有效滤除、降低杂散，同时提高任意波形发生器的采样率指标。
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公开(公告)号：CN109104169B
公开(公告)日：2020-09-18
申请号：CN201810939899.1
申请日：2018-08-17
Applicant: 电子科技大学
IPC: H03K4/08
Abstract: 本发明公开了一种并行架构高速三角波信号发生器的信号合成方法，通过m个三角波数据合成器并行架构，在数据时钟的边沿，m路三角波数据合成器同时生成m路波形数据，并将m路数据进行时域插值，插值时钟频率是数据时钟频率的m倍，DAC将插值后的波形数据转换为模拟三角波信号，最终实现高速三角波信号的产生。该方法不仅能突破三角波数据合成单元工作速度的限制，还通过提高采样率实现了更高的输出信号。因此，具有非常好的扩展性和灵活性，能够适应当今社会对高速三角波信号的需求。
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公开(公告)号：CN110445478A
公开(公告)日：2019-11-12
申请号：CN201910778354.1
申请日：2019-08-22
Applicant: 电子科技大学
IPC: H03K3/017
Abstract: 本发明公开了一种任意脉宽的脉冲发生装置，将脉冲信号锐化后，将脉冲信号锐化后，通过扇出电路扇出两路窄脉冲，并作为锐化脉冲；然后通过地址控制器产生的随机地址，延迟数据存储电路读取该地址下的延迟数据，以达到对其中一路锐化脉冲时延的控制，最后再调节另外一路锐化脉冲相对时延，通过脉冲合成电路进行脉冲合成输出，实现了脉宽任意的脉冲合成，从而为被测试设备提供脉宽任意的脉冲信号。
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Patent Agency Ranking
公开(公告)号：CN110429927A
公开(公告)日：2019-11-08
申请号：CN201910778045.4
申请日：2019-08-22
Applicant: 电子科技大学
Abstract: 本发明公开了一种脉冲位置任意且脉宽可调的脉冲发生装置，将脉冲信号锐化后，通过扇出电路扇出两路窄脉冲，并作为锐化脉冲；然后调节一路锐化脉冲相对时延，再通过脉冲合成电路对两路锐化脉冲进行脉冲合成，实现了脉宽可调的脉冲合成；再通过地址控制器产生的随机地址，将延迟数据通过延迟数据存储电路控制延迟电路，以达到对脉宽可调的合成脉冲时延的控制，最终输出脉宽可调脉冲位置任意的脉冲信号。
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公开(公告)号：CN107276568B
公开(公告)日：2019-07-12
申请号：CN201710446141.X
申请日：2017-06-14
Applicant: 电子科技大学
Abstract: 本发明公开了一种序列脉冲下降沿加抖的装置，对于需要加载抖动的序列脉冲波形分解为上升沿信号与下降沿信号，将抖动转化为延迟定时控制加载到下降沿，上升沿信号作为触发器的时钟和下降沿信号作为复位信号使得序列脉冲信号在上升沿到来时拉高，下降沿到来时拉低，实现对该部分序列脉冲信号的下降沿加抖的波形合成；其中，下降沿在可编程延迟线的作用下时延，由于时延的数值是可编程控制的，因此下降沿到来的时刻随控制数据变化，由上升沿和下降沿合成的序列脉冲信号的下降沿就产生了周期的抖动，因而，下降沿可以加载可编程的抖动，具有非常好的扩展性和灵活性。
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公开(公告)号：CN107271891B
公开(公告)日：2019-06-14
申请号：CN201710446135.4
申请日：2017-06-14
Applicant: 电子科技大学
IPC: G01R31/317 , H03K5/12 , G01R31/00
Abstract: 本发明公开了一种序列脉冲上升沿加抖的装置，对于需要加载抖动的序列脉冲波形分解为上升沿信号与下降沿信号，将抖动转化为延迟定时控制加载到上升沿，上升沿信号作为触发器的时钟和下降沿信号作为复位信号使得序列脉冲信号在上升沿到来时拉高，下降沿到来时拉低，实现对该部分序列脉冲信号的上升沿加抖的波形合成；其中，上升沿在可编程延迟线的作用下时延，由于时延的数值是可编程控制的，因此上升沿到来的时刻随控制数据变化，由上升沿和下降沿合成的序列脉冲信号的上升沿就产生了周期的抖动，因而，上升沿可以加载可编程的抖动，具有非常好的扩展性和灵活性。
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公开(公告)号：CN109104169A
公开(公告)日：2018-12-28
申请号：CN201810939899.1
申请日：2018-08-17
Applicant: 电子科技大学
IPC: H03K4/08
Abstract: 本发明公开了一种并行架构高速三角波信号发生器的信号合成方法，通过m个三角波数据合成器并行架构，在数据时钟的边沿，m路三角波数据合成器同时生成m路波形数据，并将m路数据进行时域插值，插值时钟频率是数据时钟频率的m倍，DAC将插值后的波形数据转换为模拟三角波信号，最终实现高速三角波信号的产生。该方法不仅能突破三角波数据合成单元工作速度的限制，还通过提高采样率实现了更高的输出信号。因此，具有非常好的扩展性和灵活性，能够适应当今社会对高速三角波信号的需求。
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公开(公告)号：CN107562109A
公开(公告)日：2018-01-09
申请号：CN201710723734.6
申请日：2017-08-22
Applicant: 电子科技大学
IPC: G05F1/56
Abstract: 本发明公开了一种增强型可控稳压源装置，先通过对DAC控制电路与参考电平产生电路的输出信号进行合成放大，经过稳压电平合成电路输出至增强输出电路，得到可控电平Uo，当可控电平Uo输入至增强输出电路后，使可控电平Uo能够根据负载的变化经过输出源电路与吸收源电路实现吸收电流与输出电流之间的自由切换，并输出电平Vout，从而实现电路的双向跟随，最后通过滤波电路对输出电平Vout进行滤波，滤除前端电路产生的纹波，再将滤波电路输出信号输入至负载电路。
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