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公开(公告)号：CN109818950B
公开(公告)日：2022-04-22
申请号：CN201910047256.0
申请日：2019-01-18
Applicant: 北京和利时系统工程有限公司
Abstract: 本申请公开了一种访问控制规则优化方法及装置、计算机可读存储介质，所述方法包括：提取实时通信报文和工程组态文件中的报文数据特征向量与通信行为特征向量；使用提取的报文数据特征向量及通信行为特征向量作为输入，对深度学习模型进行训练，得到待优化访问控制规则；将待优化访问控制规则与用于保障基本通信功能正常运行的基线策略进行比较，若待优化访问控制规则限定的通信范围大于或等于基线策略限定的通信范围，使用待优化访问控制规则对当前访问控制规则进行优化。本申请通过深度学习模型对报文数据特征向量及通信行为特征向量进行学习并对待优化访问控制进行仲裁，提升了访问控制规则的覆盖范围，避免误配置产生的通信影响。
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公开(公告)号：CN114285804A
公开(公告)日：2022-04-05
申请号：CN202111632542.7
申请日：2021-12-28
Applicant: 北京和利时系统工程有限公司
IPC: H04L47/24 , H04L47/625 , H04L47/6275
Abstract: 本发明公开了一种控制数据发送的方法、装置及介质，应用于工业互联网领域。该方法通过传输数据的优先级信息获取对应的目标传输队列，同时获取绝对发送时间并与目标传输队列的其他数据根据绝对发送时间的先后顺序进行排序生成发送队列链表，进而发送至网卡驱动器获取网卡的传输通路，在传输通路中对目标传输队列进行预取数据的绝对发送时间，根据预取的绝对发送时间控制数据的发送。综合以上，该方法通过优先级与绝对发送时间配合实现数据的时间确定性发送，在多种数据同时传输时降低延时性，避免仅使用优先级执行数据传输导致的数据时间确定性性能较差问题，通过绝对发送时间使数据在特定时刻发送传输，提高数据时间确定性的性能。
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公开(公告)号：CN110519138B
公开(公告)日：2021-12-07
申请号：CN201910738728.7
申请日：2019-08-12
Applicant: 北京和利时系统工程有限公司
Abstract: 本申请公开了一种Profibus‑DP主站协议的实现方法及系统，所述实现系统包括控制器CPU、FPGA软核和FPGA硬核，其中：FPGA软核连接在所述控制器CPU与所述FPGA硬核之间，用于实现Profibus‑DP的用户层通信协议；FPGA硬核设置有与FPGA软核相连接的共享数据缓冲区，并通过Profibus总线与各个从站相连接，用于实现Profibus‑DP的物理层及数据链路层通信协议。本申请通过使用FPGA进行软件架构设计，对协议栈功能模块进行优化分配，提高了协议处理性能的同时大大提高了系统闭环控制性能，能轻松地实现Profibus‑DP通信协议规定的最高传输速率，且能保持应用接口灵活性。
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公开(公告)号：CN109347605B
公开(公告)日：2021-06-04
申请号：CN201811338570.6
申请日：2018-11-12
Applicant: 北京和利时系统工程有限公司
IPC: H04L1/00
Abstract: 本申请公开了一种编码方法、解码方法及装置、计算机可读存储介质，包括：对待发送的二进制数据序列按如下规则进行编码：将紧随下降沿之后的第一位二进制数据编码为第一信号或第一组合信号，第一组合信号包括第一信号与基础载波信号；将紧随上升沿之后的第一位二进制数据编码为第二信号或第二组合信号，第二组合信号包括第二信号与基础载波信号；将非紧随下降沿或上升沿之后的二进制数据编码为基础载波信号，第一信号、第二信号与基础载波信号存在以下至少之一的区别：时域波形、频率周期。本申请通过对待发送的数据逐位进行编码，数据的接收和发送按位进行，减少了数据的传输延时，同时由于编解码逻辑简单，简化了发送接收电路的复杂度。
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公开(公告)号：CN111308978B
公开(公告)日：2021-03-02
申请号：CN202010152554.9
申请日：2020-03-06
Applicant: 北京和利时系统工程有限公司
IPC: G05B19/418
Abstract: 本申请提供了一种通信方法及工业控制背板总线系统，工业控制背板总线系统包括：背板、与背板匹配安装的一个主控模块和多个非主控模块，主控模块分别通过控制线路与各个非主控模块连接，主控模块和多个非主控模块中存在数据交互关系的任意两个模块之间通过多条数据线路连接，主控模块可以对非主控模块的数据通道进行配置，实现通信的灵活配置，及提高通信效率。
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Patent Agency Ranking
公开(公告)号：CN112069096B
公开(公告)日：2021-02-02
申请号：CN202011253473.4
申请日：2020-11-11
Applicant: 北京和利时系统工程有限公司
Abstract: 本发明提供了一种控制器，该控制器包括主CPU、FPGA和DDR。FPGA外接DDR，FPGA包括ARM、DDR控制器和数据交互逻辑模块。数据交互逻辑模块，具体包括依次通信连接的外部总线接口逻辑模块、FIFO读写逻辑模块、DMA调度逻辑模块和片上总线接口逻辑模块。外部总线接口逻辑模块与外部总线通信连接；片上总线接口逻辑模块与片上总线通信连接。主CPU与FPGA外接的DDR交互数据时，不再通过FPGA的ARM，而是通过FPGA的数据交互逻辑模块，因此不需要等到ARM芯片空闲时才能进行数据交互，提高了数据交互的效率。
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公开(公告)号：CN110519138A
公开(公告)日：2019-11-29
申请号：CN201910738728.7
申请日：2019-08-12
Applicant: 北京和利时系统工程有限公司
Abstract: 本申请公开了一种Profibus-DP主站协议的实现方法及系统，所述实现系统包括控制器CPU、FPGA软核和FPGA硬核，其中：FPGA软核连接在所述控制器CPU与所述FPGA硬核之间，用于实现Profibus-DP的用户层通信协议；FPGA硬核设置有与FPGA软核相连接的共享数据缓冲区，并通过Profibus总线与各个从站相连接，用于实现Profibus-DP的物理层及数据链路层通信协议。本申请通过使用FPGA进行软件架构设计，对协议栈功能模块进行优化分配，提高了协议处理性能的同时大大提高了系统闭环控制性能，能轻松地实现Profibus-DP通信协议规定的最高传输速率，且能保持应用接口灵活性。
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公开(公告)号：CN109818950A
公开(公告)日：2019-05-28
申请号：CN201910047256.0
申请日：2019-01-18
Applicant: 北京和利时系统工程有限公司
Abstract: 本申请公开了一种访问控制规则优化方法及装置、计算机可读存储介质，所述方法包括：提取实时通信报文和工程组态文件中的报文数据特征向量与通信行为特征向量；使用提取的报文数据特征向量及通信行为特征向量作为输入，对深度学习模型进行训练，得到待优化访问控制规则；将待优化访问控制规则与用于保障基本通信功能正常运行的基线策略进行比较，若待优化访问控制规则限定的通信范围大于或等于基线策略限定的通信范围，使用待优化访问控制规则对当前访问控制规则进行优化。本申请通过深度学习模型对报文数据特征向量及通信行为特征向量进行学习并对待优化访问控制进行仲裁，提升了访问控制规则的覆盖范围，避免误配置产生的通信影响。
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公开(公告)号：CN114296699B
公开(公告)日：2025-04-22
申请号：CN202111664863.5
申请日：2021-12-31
Applicant: 北京和利时系统工程有限公司
Abstract: 本文公开一种开放式工业实时控制平台，包括：组态编辑管理器，配置为向集成开发环境提供平台函数库和平台管理接口供用户程序在组态过程中调用，将编译器编译后的用户程序下装至程序运行引擎；程序运行引擎，配置为为用户程序分配对应的代码区和数据区，将用户程序加载至对应的代码区；为用户程序创建管理线程，通过管理线程监控、调度用户程序的运行；其中，集成开发环境包括代码编辑器和编译器；代码编辑器支持第三方编程语言和第三方函数库；编译器支持第三方编译器。本文提供的开放式工业实时控制平台能够增加用户程序使用第三方编程语言和编译器的灵活性，提高用户程序的开发效率和可移植性。
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公开(公告)号：CN112612581B
公开(公告)日：2024-02-13
申请号：CN202011403356.1
申请日：2020-12-02
Applicant: 北京和利时系统工程有限公司
Abstract: 本发明公开了线程主动退出方法和装置，该方法包括：当线程将要被激活时，将内核中所述线程的入口地址设置为第一入口函数的地址；所述线程被激活从所述第一入口函数的地址开始运行，所述第一入口函数获取与用户程序对应的第二入口函数的地址，并跳转到所述第二入口函数执行；当从第二入口函数返回到第一入口函数时，第一入口函数删除所述线程。本发明提供的方法和装置在用户空间实现线程主动退出功能。
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