-
公开(公告)号：CN101681672B
公开(公告)日：2013-10-30
申请号：CN200880016657.X
申请日：2008-05-09
Applicant: 美光科技公司
Abstract: 本发明揭示一种用于存储器单元阵列的存储器架构，所述存储器单元阵列具有多个存储器区段及安置于所述多个存储器区段之间的多个区域。每一存储器区段具有布置成存储器行及存储器列的多个存储器单元及位于所述多个区域中的每一者中的多个感测放大器。所述感测放大器耦合到相应的存储器列。多个列选择线位于所述多个区域中的每一者中，其中每一列选择线耦合到与存储器区段相关联的一群组的列选择开关以启动相应的列选择开关。
-
公开(公告)号：CN103262171A
公开(公告)日：2013-08-21
申请号：CN201180059038.0
申请日：2011-07-29
Applicant: 科洛斯巴股份有限公司
CPC classification number: G11C13/0004 , G11C7/18 , G11C13/0002 , G11C13/0007 , G11C13/0028 , G11C13/004 , G11C13/0061 , G11C2207/005 , G11C2213/15 , G11C2213/78
Abstract: 一种非易失性存储器件包括设置成阵列的多个存储单元，每个存储单元具有多个电阻式存储元件和本地字线。每个电阻式存储单元具有第一末端和第二末端，每个存储单元的电阻式存储元件的第二末端连接到对应存储单元的本地字线。提供多个位线，每个位线连接到所述电阻式存储元件之一的第一末端。提供多个选择晶体管，每个选择晶体管分配给所述存储单元之一并且具有连接到所分配的存储单元的本地字线的漏端。提供第一和第二全局字线，每个全局字线连接到至少一个选择晶体管的控制端。提供第一和第二源线，每个源线连接到至少一个选择晶体管的源端。所述存储器件配置为对选出来进行读取操作的一个存储单元中的所有电阻式存储元件进行并发读取。
-
公开(公告)号：CN101770806B
公开(公告)日：2013-03-27
申请号：CN200910203611.5
申请日：2009-05-19
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/41 , G11C11/413 , G11C7/00
CPC classification number: G11C7/18 , G11C7/1012 , G11C7/1051 , G11C7/1069 , G11C7/1078 , G11C7/1096 , G11C11/413
Abstract: 一种静态随机存取存储器(SRAM)电路结构，包括：一对互补的全局位线，和一对互补的局部位线。全局读/写电路连接到全局位线对，写操作中，被配置以将小摆幅信号写入到全局位线对。SRAM电路还包括第一多路复用器和第二多路复用器，每个多路复用器都具有第一输入和第二输入。第一多路复用器的第一输入和第二多路复用器的第一输入连接到全局位线对的不同位线上。灵敏放大器包括连接到第一多路复用器的输出的第一输入，和连接到第二多路复用器的输出的第二输入。灵敏放大器被设置以将小摆幅信号放大为全摆幅信号，然后在写操作中输出全摆幅信号到局部位线对。
-
公开(公告)号：CN102800678A
公开(公告)日：2012-11-28
申请号：CN201210159412.0
申请日：2012-05-21
Applicant: 闪矽公司
Inventor： 王立中
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L29/66825 , G11C5/063 , G11C7/18 , G11C16/0416 , H01L27/11519 , H01L27/11524
Abstract: 本发明提供一种场边次位线NOR快闪阵列以及其制造工艺方法。本发明场边次位线NOR快闪阵列，是利用和存储器单元的源极/漏极同一类型的杂质，来形成场边次位线。沿着场沟槽氧化物的二侧壁，场边次位线连接多个存储器单元的源极与漏极电极。通过设于中间转折点的电气接点，各场边次位线连接至对应的主位线。因为在被连接的存储器单元的源极/漏极并未包含任何电气接点，所以字元线间距及位线间距适用一特定半导体制造工艺技术世代的最小几何特征。本发明场边次位线NOR快闪阵列具有至少和已知NAND快闪存储器阵列一样高的单元面积密度。同时，本发明依然保留了相对于传统NAND快闪存储器的竞争优势：快速读/写速度以及低操作电压。
-
公开(公告)号：CN102667942A
公开(公告)日：2012-09-12
申请号：CN201080051994.X
申请日：2010-09-23
Applicant: 飞思卡尔半导体公司
CPC classification number: G11C7/1006 , G11C7/1075 , G11C7/18 , G11C19/00 , G11C19/28
Abstract: 本发明涉及一种存储器装置及其方法。存储器比特单元（20）的阵列（10）可操作用来提供具有数据移位能力的存储器装置（930），使得数据可以被灵活地存储并以并行和串行的方式从存储器装置检索。因此，存储器阵列（940）可以用于常规的存储器存储操作，并且还用于提供用于存储的数据元素的布置的变更的操作，诸如矩阵操作。
-
公开(公告)号：CN102483956A
公开(公告)日：2012-05-30
申请号：CN201080040444.8
申请日：2010-09-07
Applicant: 格兰迪斯股份有限公司
Inventor： A.E.翁格
IPC: G11C19/08
CPC classification number: G11C11/16 , G11C7/18 , G11C11/1653 , G11C11/1655 , G11C11/1673 , G11C11/1675 , G11C2207/002
Abstract: 描述了用于提供磁存储器的方法和系统。所述方法和系统包括提供存储阵列片(MAT)、中间电路、全局位线、全局字线和全局电路。每个MAT包括磁存储单元、位线和字线。磁存储单元中的每一个包括至少一个磁元件和至少一个选择器件。磁元件能够使用通过磁元件驱动的写电流进行编程。位线和字线对应于磁存储单元。中间电路控制MAT内的读操作和写操作。每个全局位线对应于多个MAT的第一部分。每个全局字线对应于多个MAT的第二部分。全局电路选择并驱动全局位线的部分以及全局字线的部分以进行读操作和写操作。
-
公开(公告)号：CN102436846A
公开(公告)日：2012-05-02
申请号：CN201110284005.8
申请日：2011-09-14
Applicant: 株式会社半导体能源研究所
IPC: G11C11/4063 , G11C11/413
CPC classification number: G11C5/10 , G11C7/12 , G11C7/18 , G11C11/4085 , G11C11/4094 , G11C11/4097 , H01L27/0207 , H01L27/0688 , H01L27/10805 , H01L27/10873 , H01L27/10885 , H01L27/10897 , H01L27/1207 , H01L27/1225 , H01L29/7869
Abstract: 本发明实施例的一个目的是提出一种存储设备，在其中确保了数据保持的时间段，且每单位面积的存储容量得以增加。在根据本发明实施例的存储设备中，位线被分为多组，字线也被分为多组。分配给一组的字线被连接到存储单元，该存储单元连接到分配给一组的位线。此外，每组位线的驱动是由多个位线驱动电路中的专用位线驱动电路来控制的。此外，在驱动电路上形成单元阵列，所述驱动电路包括上述多个位线驱动电路和一个字线驱动电路。驱动电路和单元阵列彼此交叠。
-
公开(公告)号：CN101335043B
公开(公告)日：2011-12-07
申请号：CN200810088642.6
申请日：2008-04-10
Applicant: 海力士半导体有限公司
Inventor： 金苍日
IPC: G11C7/06
CPC classification number: G11C7/1048 , G11C7/1051 , G11C7/1057 , G11C7/1069 , G11C7/1078 , G11C7/1084 , G11C7/1096 , G11C7/18
Abstract: 一种输入/输出(I/O)线读出放大器包括：缓冲器单元、读出放大器和预充电单元。该缓冲器单元由第一电平电压驱动以缓冲选通信号，该读出放大器由第二电平电压驱动，以响应于该缓冲器单元的输出信号放大I/O线的信号。该预充电单元由该第一电平电压驱动，以响应于该缓冲器单元的输出信号，对该读出放大器的输出信号进行预充电。
-
公开(公告)号：CN102222525A
公开(公告)日：2011-10-19
申请号：CN201110065678.4
申请日：2011-03-14
Applicant: 富士通半导体股份有限公司
IPC: G11C16/06
Abstract: 本发明公开了半导体存储器。该半导体存储器包括：读出放大器，该读出放大器响应于读出放大器使能信号的激活而操作并且根据位线的电压来确定非易失性存储元件中保持的逻辑，该电压随着流经真实元件晶体管的元件电流而变化；串联耦合在第一节点与地线之间的复制元件晶体管；以及定时生成单元。定时生成单元在经由复制元件晶体管耦合到地线的第一节点从高电平变化到低电平时激活读出放大器使能信号。复制元件晶体管包括接收恒定电压的控制栅和耦合到控制栅的浮栅。从而，可以根据存储元件的电特性来最优地设定读出放大器的激活定时。
-
公开(公告)号：CN101123115B
公开(公告)日：2011-10-05
申请号：CN200710135729.X
申请日：2007-08-10
Applicant: 松下电器产业株式会社
Inventor： 河野和幸
IPC: G11C16/04
CPC classification number: G11C7/14 , G11C7/12 , G11C7/18 , G11C16/28 , G11C2207/002 , G11C2207/2254
Abstract: 本发明提供了一种可以正确地读出数据的半导体存储装置。主位线MBL1和主位线RMBL1的寄生电容分别等于Cmbl。而且，副位线DBL01和副位线DBL1n的寄生电容分别等于Cdbl256，副位线RDBL1和副位线DBL21的寄生电容分别等于Cdbl32。当读出存储单元MC的数据时，选择线驱动电路(50)选择选择线SEL00、SEL01以及选择线RSEL0、RSEL1之外，还选择选择线RDSEL11以及选择线SEL21。据此，与读出放大器(20)相连的主位线MBL1和RMBL1的合成寄生电容分别等于Cmb1+Cdbl256+Cdbl32。
