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公开(公告)号：CN201708772U
公开(公告)日：2011-01-12
申请号：CN201020207759.4
申请日：2010-05-28
Applicant: 哈尔滨工业大学深圳研究生院
Abstract: 本实用新型提供了一种宽度极窄的高斯信号脉冲产生和调制装置包括FPGA控制逻辑模块，高速时钟发生器，第一和第二高速计数器及电平转换器。工作时，利用FPGA控制逻辑模块以及第一高速计数器和高速时钟发生器，产生宽度极窄的高斯信号脉冲；将极窄的高斯信号脉冲的产生和调制功能集成到一起。因为采用高速数字技术实现的信号脉冲的产生，比起高精度的模拟器件而言，电路复杂性降低，而且数字电路技术具有良好的工作特性，比如温度稳定特性和电源电压稳定特性；并且可以将前端处理电路和本装置数字处理电路集成到同一半导体基片上，使的集成度提高，并且降低了成本，还有就是本装置结构简单，性能优异，易于实现。
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