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公开(公告)号：CN101635272A
公开(公告)日：2010-01-27
申请号：CN200810176070.7
申请日：2008-11-11
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/768 , H01L21/31 , H01L21/311
CPC分类号： H01L21/7681 , H01L21/02134 , H01L21/02137 , H01L21/02164 , H01L21/022 , H01L21/02203 , H01L21/02274 , H01L21/31608 , H01L21/76801
摘要： 本发明提供了一种在半导体集成电路中的内连结构的形成方法。本发明的内连结构的形成方法通过双镶嵌工艺形成内连导线与介层物，包括：于一基板的表面上形成一介层物介电层；形成一蚀刻停止层于该介层物介电层之上；图案化该蚀刻停止层，以形成多个穿透该蚀刻停止层内的开口；形成一沟槽介电层于经图案化的该蚀刻停止层之上；于该沟槽介电层内形成多个沟槽开口，所述多个沟槽开口分别位于该蚀刻停止层内的所述多个开口上；以及穿透该沟槽介电层内与该蚀刻停止层内的所述多个开口而于该介层物介电层内形成多个介层物开口。本发明免除了起因于介层物与沟槽硬掩模间的误对准情形所造成的金属桥接/断路等问题。避免了高深宽比蚀刻开口所遭遇问题。
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公开(公告)号：CN101630655A
公开(公告)日：2010-01-20
申请号：CN200810170437.4
申请日：2008-11-03
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/762 , H01L21/3105
CPC分类号： H01L21/76224 , H01L21/76232
摘要： 本发明提供一种形成浅沟槽隔离的方法，尤其是一种圆化浅沟槽隔离边角的方法。在一优选实施例中，包括以一介电材料填入沟槽，并凹蚀介电材料以露出邻近衬底表面的部分沟槽侧壁。接着在一氢气气氛下对衬底进行回火，借由硅迁移圆化浅沟槽隔离的边角。本发明沟槽边角的圆化效果大于公知方法，因此特别适合用在减少45nm以下的元件漏电流。
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公开(公告)号：CN101515560A
公开(公告)日：2009-08-26
申请号：CN200810093278.2
申请日：2008-05-19
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/762
CPC分类号： H01L21/76224
摘要： 本发明是有关于一种形成浅槽隔离区的方法，此方法包括提供一半导体基材，其中半导体基材至少包含一上表面；形成一开口，其中此开口从前述的上表面延伸至半导体基材中；进行一共形沉积步骤，以利用一介电材料填入前述的开口中；对介电材料进行一第一处理步骤，其中第一处理步骤提供一能量足以破坏介电材料的多个键结；以及对介电材料进行一蒸汽退火步骤。
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公开(公告)号：CN118591274A
公开(公告)日：2024-09-03
申请号：CN202410583914.9
申请日：2024-05-11
申请人： 台湾积体电路制造股份有限公司
摘要： 本公开的各个实施例针对包括衬底上方的底部电极的集成芯片。顶部电极位于底部电极上面。覆盖结构设置在顶部电极和底部电极之间。覆盖结构包括与金属层垂直堆叠的扩散阻挡层。切换结构设置在底部电极和覆盖结构之间。切换结构包括底部电极上的介电层以及介电层上的第一氧亲和层。第一氧亲和层的第一吉布斯自由能小于介电层的第二吉布斯自由能。第一吉布斯自由能和第二吉布斯自由能之间的第一差小于‑100kJ/mol。本申请的实施例还涉及用于形成集成芯片的方法。
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公开(公告)号：CN115910939A
公开(公告)日：2023-04-04
申请号：CN202210764345.9
申请日：2022-06-29
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L23/31 , H01L23/522 , H01L23/528 , H01L21/768 , H01L21/56
摘要： 本发明涉及包括半导体衬底以及沿半导体衬底设置的多个半导体器件的半导体晶圆结构。包括多个介电层的介电堆叠件布置在半导体衬底上方。导电互连结构位于介电堆叠件内。密封环层位于介电堆叠件上方并且沿介电堆叠件的第一侧壁横向围绕介电堆叠件。密封环层包括延伸至半导体衬底中的第一沟槽中的第一突起。本申请的实施例还涉及半导体晶圆结构及其形成方法。
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公开(公告)号：CN115497795A
公开(公告)日：2022-12-20
申请号：CN202210067015.4
申请日：2022-01-20
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01J37/32 , H01L21/683 , H01L21/3065
摘要： 在一些实施例中，本公开涉及工艺机台，其包括界定工艺腔的腔室壳体。工艺腔内有晶圆卡盘，晶圆卡盘配置为容置衬底。此外，钟罩结构设置在晶圆卡盘之上，使得钟罩结构的开口面向晶圆卡盘。等离子体线圈安置在钟罩结构之上。氧气源耦合到工艺腔并配置为将氧气输送到工艺腔。
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公开(公告)号：CN110660902B
公开(公告)日：2022-11-18
申请号：CN201811190214.4
申请日：2018-10-12
申请人： 台湾积体电路制造股份有限公司
摘要： 本发明实施例涉及一种存储器装置、集成电路及制造存储器装置的方法。所述存储器装置包括磁阻式随机存取存储器(MRAM)单元、侧壁间隙壁以及上部内连线。磁阻式随机存取存储器(MRAM)单元设置在衬底上。MRAM单元包括设置在下部电极与上部电极之间的磁性隧道结(MTJ)。侧壁间隙壁沿MRAM单元的相对侧壁排列。上部内连线沿从侧壁间隙壁的第一外边缘连续延伸到侧壁间隙壁的第二外边缘的界面与上部电极的上表面直接接触。
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公开(公告)号：CN115207022A
公开(公告)日：2022-10-18
申请号：CN202210341022.9
申请日：2022-04-02
申请人： 台湾积体电路制造股份有限公司
摘要： 本公开涉及用于存储器的掺杂的侧壁间隔件/蚀刻停止层。本公开的各种实施例涉及一种集成电路(IC)芯片，包括存储器单元并且具有侧壁间隔件和/或蚀刻停止层，该侧壁间隔件和/或蚀刻停止层被掺杂以减少侧壁间隔件和蚀刻停止层之间的界面处的电荷积累。存储器单元包括底部电极、上覆于底部电极的数据存储元件、以及上覆于数据存储元件的顶部电极。侧壁间隔件在由数据存储元件和顶部电极形成的公共侧壁上上覆于底部电极，并且蚀刻停止层衬于侧壁间隔件。侧壁间隔件和蚀刻停止层在界面处直接接触并在界面处形成电偶极子。用于减少电荷积累的掺杂减小了由电偶极子产生的电场，从而减少了电场对存储器单元的影响。
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公开(公告)号：CN114695136A
公开(公告)日：2022-07-01
申请号：CN202110507092.2
申请日：2021-05-10
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/50 , H01L23/544 , H01L21/67
摘要： 一种形成集成芯片的方法包括在半导体晶片的中心区之上形成多个半导体器件。半导体晶片包括在侧向上环绕中心区的外围区及设置在外围区内的圆周边缘。半导体晶片包括沿着圆周边缘设置的缺口。在半导体器件之上形成层间介电(ILD)层堆叠，且ILD层堆叠在侧向上设置在中心区内。在外围区之上形成接合支撑结构，使得接合支撑结构包括沿着接合支撑结构的圆周边缘设置的接合结构缺口。形成接合支撑结构包括将半导体晶片设置在下部等离子体禁区(PEZ)环之上，所述下部等离子体禁区(PEZ)环包括沿着下部PEZ环的圆周边缘设置的PEZ环缺口。
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公开(公告)号：CN107302051B
公开(公告)日：2022-06-24
申请号：CN201610768086.1
申请日：2016-08-30
申请人： 台湾积体电路制造股份有限公司
摘要： 本发明提供了半导体结构及其制造方法。半导体结构包括底电极通孔(BEVA)、位于BEVA上的再生层以及位于再生层上方的磁性隧道结(MTJ)层。BEVA包括位于BEVA的沟槽的底部和侧壁上方的衬垫层以及位于衬垫层上方的电镀的铜，填充BEVA的沟槽。再生层覆盖衬垫层的顶面和电镀的铜的顶面。
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