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公开(公告)号：CN116700665A
公开(公告)日：2023-09-05
申请号：CN202210174708.3
申请日：2022-02-24
申请人： 象帝先计算技术(重庆)有限公司
IPC分类号： G06F7/483
摘要： 本公开提供了一种确定浮点数平方根倒数的方法，包括：中央处理器对第一精度浮点数进行识别，基于识别结果生成处理指令，将所述处理指令发送至硬件加速器；硬件加速器基于接收到的处理指令执行：对第一精度浮点数进行处理得到第二精度浮点数；其中，所述第二精度浮点数的精度小于所述第一精度浮点数的精度；采用对应于第二精度浮点数的求平方根倒数算数逻辑单元ALU，对所述第二精度浮点数进行计算，得到所述第二精度浮点数的平方根倒数；根据第二精度浮点数的平方根倒数确定牛顿迭代初始值，调用整数算数逻辑单元ALU模拟牛顿迭代法确定所述第一精度浮点数的平方根倒数。
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公开(公告)号：CN116700664A
公开(公告)日：2023-09-05
申请号：CN202210174293.X
申请日：2022-02-24
申请人： 象帝先计算技术(重庆)有限公司
IPC分类号： G06F7/483
摘要： 本公开提供了一种确定浮点数平方根的方法及装置，包括，中央处理器识别第一精度浮点数，基于识别的第一精度浮点数生成处理指令，将生成的处理指令发送至硬件加速器；硬件加速器基于接收到的处理指令执行：将第一精度浮点数转化为第二精度浮点数；其中，所述第二精度浮点数的精度小于所述第一精度浮点数的精度；利用对应于第二精度浮点数的求平方根算数逻辑单元ALU，对所述第二精度浮点数进行开方处理，得到所述第二精度浮点数的平方根；根据第二精度浮点数的平方根确定二分法迭代初始值，调用整数算数逻辑单元ALU模拟二分法确定所述第一精度浮点数的平方根。
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公开(公告)号：CN116700663A
公开(公告)日：2023-09-05
申请号：CN202210174281.7
申请日：2022-02-24
申请人： 象帝先计算技术(重庆)有限公司
IPC分类号： G06F7/483
摘要： 本公开提供了一种浮点数处理方法及装置，该方法包括，中央处理器获取第一精度浮点数，基于所述第一精度浮点数生成处理指令，并将处理指令发送至硬件加速器；硬件加速器基于接收到的处理指令执行：对第一精度浮点数进行调整得到第二精度浮点数；其中，所述第一精度浮点数的精度大于所述第二精度浮点数的精度；利用对应于第二精度浮点数的算数逻辑单元ALU，对所述第二精度浮点数进行处理，得到所述第二精度浮点数对应的处理结果；根据处理结果确定牛顿迭代初始值，调用本地整数算数逻辑单元ALU模拟牛顿迭代法确定所述第一精度浮点数的平方根或平方根倒数。
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公开(公告)号：CN118708508A
公开(公告)日：2024-09-27
申请号：CN202410816404.1
申请日：2024-06-20
申请人： 象帝先计算技术(重庆)有限公司
摘要： 本公开提供一种数据搬运装置、DMA、电子设备及数据搬运方法。其中，数据搬运装置包括第一FIFO、第二FIFO、命令FIFO及控制电路，第一FIFO用于存储第一状态信息，第二FIFO用于存储第一状态信息和第二状态信息，命令FIFO用于存储命令；其中第一状态信息是外部装置在成功处理了一个命令后发出的状态信息，第二状态信息是外部装置在处理一个命令失败后发出的状态信息；控制电路用于从命令FIFO中读取出目标命令，并从第二FIFO中读取出目标状态信息，如果目标状态信息是第一状态信息，则处理目标命令，并从第一FIFO中读取出一个状态信息，以及返回中断信息，如果目标状态信息是第二状态信息，则丢弃目标命令，并返回中断信息。上述数据搬运装置可以提升数据搬运的可靠性。
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公开(公告)号：CN118588130A
公开(公告)日：2024-09-03
申请号：CN202310204097.7
申请日：2023-03-03
申请人： 象帝先计算技术(重庆)有限公司
IPC分类号： G11C11/406
摘要： 本公开提供一种存储器的刷新方法、控制器、组件及电子设备。存储器包括预设数量的存储阵列，该方法包括通过推迟计数器监测存储器的刷新推迟次数；根据推迟计数器当前的计数值，确定存储器是否满足全阵列刷新的条件或单阵列刷新的条件；当存储器满足全阵列刷新的条件时，对所有存储阵列进行至少一次全阵列刷新，并将推迟计数器当前的计数值减去预设数量与该至少一次全阵列刷新的次数的乘积；当存储器满足单阵列刷新的条件时，从所有存储阵列中选取一个目标存储阵列进行一次单阵列刷新，并将推迟计数器当前的计数值减去1。在一定程度上实现了全阵列刷新模式和单阵列刷新模式的优点的结合，既提升了存储器的刷新效率，又避免了较大的时间开销。
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公开(公告)号：CN118569186A
公开(公告)日：2024-08-30
申请号：CN202410624162.6
申请日：2024-05-20
申请人： 象帝先计算技术(重庆)有限公司
IPC分类号： G06F30/392 , G06F30/398
摘要： 本公开提供一种芯片设计方法、装置、电子设备、存储介质及程序产品，旨在提高芯片设计效率。其中，芯片设计方法包括：获取芯片的每个模块的模块数据；芯片的每个模块内设置有静电保护单元，每个模块的模块数据中包括该模块的静电保护单元布局信息；根据每个模块的静电保护单元布局信息，从多个模块的多个静电保护单元中确定冗余的静电保护单元；删除冗余的静电保护单元。本公开中，以一种自下而上的方式进行静电保护单元的布局设计，有助于减少芯片设计期间的修改次数，提升芯片设计效率。
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公开(公告)号：CN118503189A
公开(公告)日：2024-08-16
申请号：CN202410683344.0
申请日：2024-05-28
申请人： 象帝先计算技术(重庆)有限公司
IPC分类号： G06F13/42 , G06F13/28 , G06F12/1027
摘要： 本公开提供一种PCIe设备、地址转换缓存模块分配方法以及电子设备，所述PCIe设备上配置有至少两个Function、地址转换缓存模块以及缓存模块控制器；所述缓存模块控制器，用于根据每个Function的地址转换需求对所述地址转换缓存模块进行拆分，得到对应于所述至少两个Funciton的至少两个子缓存模块；将所述至少两个子缓存模块分配给所述至少两个Function，其中任一子缓存模块用于存储其对应的Function的地址转换条目。
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公开(公告)号：CN118484420A
公开(公告)日：2024-08-13
申请号：CN202410613401.8
申请日：2024-05-16
申请人： 象帝先计算技术(重庆)有限公司
摘要： 本公开提供一种内存控制器的仲裁方法、仲裁模块、内存控制器以及电子设备，应用于所述内存控制器中的仲裁模块，所述仲裁模块对接于若干访问通路，所述内存控制器还包括多个响应缓存模块，其中，一个访问通路对应两个响应缓存模块分别用于缓存所述访问通路的读响应数据和写响应数据；所述方法包括：在根据预设仲裁策略从若干访问通路中确定目标访问通路后，确定所述目标访问通路当前参与仲裁的命令的访问类型；根据所述访问类型查找对应于所述目标访问通路的、所述访问类型的响应缓存模块的数据存储情况；根据查找到的响应缓存模块中的数据存储情况，确定是否将所述目标访问通路中所述当前参与仲裁的命令作为仲裁结果。
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公开(公告)号：CN118276758A
公开(公告)日：2024-07-02
申请号：CN202211726900.5
申请日：2022-12-30
申请人： 象帝先计算技术(重庆)有限公司
发明人： 李雨励
摘要： 本公开涉及数据处理领域，提供一种数据搬运方法、DMA装置、电子组件及电子设备，旨在降低数据搬运时所需的缓存规模和提升数据搬运效率。本公开中，在原始存储空间与目标存储空间存在重叠的情况下，按照原始存储空间的倒序方向，基于预设数据长度对目标数据进行切分，并根据切分出的第一数据段是否存在跨4KB边界的情况，以相应方式将第一数据段读回至DMA的内部缓存；并且针对内部缓存中的缓存数据，按照先进先出的顺序，基于预设数据长度对缓存数据进行切分，并将切分出的每个第二数据段写入至相应的存储空间。
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