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公开(公告)号：CN112071860A
公开(公告)日：2020-12-11
申请号：CN202010444250.X
申请日：2020-05-22
Applicant: 夏普株式会社
IPC: H01L27/12 , H01L21/77 , G02F1/1362
Abstract: 本发明提供一种有源矩阵基板以及其制造方法。有源矩阵基板包括：基板；多个下部总线以及多个上部总线；下部绝缘层，位于多个下部总线与多个上部总线之间；氧化物半导体TFT，是配置在各像素区域的氧化物半导体TFT，包含配置在下部绝缘层上的氧化物半导体层；像素电极，配置在各像素区域；多个配线连接部，配置在非显示区域。各配线连接部包含：下部导电层，使用与多个下部总线相同的导电膜而形成；绝缘层，是在下部导电层上延伸设置的，包含下部绝缘层的绝缘层，包含露出下部导电层的一部分的第一开口部；其他导电层，在第一开口部内连接在下部导电层。多个下部总线以及下部导电层包含：包含金属层、和覆盖金属层的上面以及侧面的透明导电层。
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公开(公告)号：CN109313371A
公开(公告)日：2019-02-05
申请号：CN201780035306.2
申请日：2017-06-07
Applicant: 夏普株式会社
IPC: G02F1/1368 , G02F1/1333 , G06F3/041 , G06F3/044
Abstract: 本发明在于提供可抑制端子部的连接不良的显示装置及其制造方法。显示装置的有源矩阵基板(1)具备:栅极布线；数据布线，其与栅极布线交叉配置；像素电极；对置电极，其在与像素电极之间形成电容；以及信号线，其与对置电极连接，并供给触摸检测用的驱动信号。另外，具备:显示用驱动电路，其用于对栅极布线和数据布线的至少一方供给控制信号；触摸检测用驱动电路，其供给触摸检测用的驱动信号。另外，有源矩阵基板(1)具有将显示用驱动电路与触摸检测用驱动电路连接的多个端子部(Ta)，端子部(Ta)具有共用的层结构。
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公开(公告)号：CN101438337A
公开(公告)日：2009-05-20
申请号：CN200780016192.3
申请日：2007-03-16
Applicant: 夏普株式会社
IPC: G09F9/30 , G02F1/1343 , G02F1/1368 , H01L29/786
CPC classification number: G02F1/1345 , G02F1/136204 , H01L27/124
Abstract: 本发明涉及TFT基板、包括该基板的显示面板和显示装置、TFT基板制造方法。在TFT基板的制造工序中，将数据信号线(12)的上侧画面一侧与下侧画面一侧的分割处(Q)取为避开扫描信号线(11)上附近，在栅极绝缘膜(23)的十分平坦的部分中，除去栅极绝缘膜(23)上的i层(24)和n+层(25)的部位。
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公开(公告)号：CN113078167B
公开(公告)日：2024-07-26
申请号：CN202011484960.1
申请日：2020-12-16
Applicant: 夏普株式会社
IPC: H01L27/12 , H01L21/77 , G02F1/1362 , G02F1/1368
Abstract: 提供具备顶栅型的氧化物半导体TFT并且能抑制由ESD导致的源极‑栅极间的漏电的有源矩阵基板。有源矩阵基板具备多个源极总线、覆盖源极总线的下部绝缘层、形成在下部绝缘层的上方的多个栅极总线、以及与各像素区域对应配置的氧化物半导体TFT，氧化物半导体TFT具有：氧化物半导体层，其配置在下部绝缘层上；以及栅极电极，其配置在氧化物半导体层的上方，形成在与栅极总线不同的层，并且与配置在相邻的像素区域的栅极电极分离配置，栅极电极由层间绝缘层覆盖，栅极总线配置在层间绝缘层上、以及形成于层间绝缘层的栅极接触孔内，在栅极接触孔内连接到栅极电极。
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公开(公告)号：CN109427661B
公开(公告)日：2023-09-01
申请号：CN201811015011.1
申请日：2018-08-31
Applicant: 夏普株式会社
IPC: H01L21/77 , H01L23/544
Abstract: 缩小配置空间并且提高对准精度。阵列基板(10B)的制造方法具备：第1金属膜形成工序，通过形成第1金属膜(23)并对其进行图案化，形成具有包括开口的下层侧对准标记(39)的下层侧对准标记构成部(40)；第2金属膜成膜工序，形成第2金属膜(25)；光致抗蚀剂膜形成工序，通过形成光致抗蚀剂膜(41)并对其进行图案化，形成与下层侧对准标记的至少一部分重叠的下层侧对准标记重叠部(42)；蚀刻工序，通过选择性地蚀刻并除去第1金属膜(23)和第2金属膜中的与光致抗蚀剂膜的下层侧对准标记重叠部不重叠的部分，形成包括第2金属膜的上层侧对准标记(38)；以及光致抗蚀剂膜剥离工序，剥离光致抗蚀剂膜。
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Patent Agency Ranking
公开(公告)号：CN109491157B
公开(公告)日：2022-04-05
申请号：CN201811057904.2
申请日：2018-09-11
Applicant: 夏普株式会社
IPC: G02F1/1362 , G02F1/1368 , G02F1/1343 , G02F1/1333
Abstract: 一种显示面板用基板的制造方法，抑制对半导体膜和透明电极膜中的一个膜进行的蚀刻处理、退火处理给另一个膜带来不良影响的事态。其特征在于，具备：像素电极形成工序，在覆盖栅极电极(34)的栅极绝缘膜(38)上形成包括透明电极膜的像素电极(33)；半导体膜形成工序，在像素电极形成工序之后进行，在栅极绝缘膜(38)上以一部分覆盖像素电极(33)的形式形成半导体膜(42)；退火处理工序，在半导体膜形成工序之后进行，对半导体膜(42)进行退火处理；以及蚀刻工序，在退火处理工序之后进行，通过对半导体膜(42)进行蚀刻，将与栅极电极(34)重叠的沟道部(37)形成在与像素电极(33)同一层。
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公开(公告)号：CN113078167A
公开(公告)日：2021-07-06
申请号：CN202011484960.1
申请日：2020-12-16
Applicant: 夏普株式会社
IPC: H01L27/12 , H01L21/77 , G02F1/1362 , G02F1/1368
Abstract: 提供具备顶栅型的氧化物半导体TFT并且能抑制由ESD导致的源极‑栅极间的漏电的有源矩阵基板。有源矩阵基板具备多个源极总线、覆盖源极总线的下部绝缘层、形成在下部绝缘层的上方的多个栅极总线、以及与各像素区域对应配置的氧化物半导体TFT，氧化物半导体TFT具有：氧化物半导体层，其配置在下部绝缘层上；以及栅极电极，其配置在氧化物半导体层的上方，形成在与栅极总线不同的层，并且与配置在相邻的像素区域的栅极电极分离配置，栅极电极由层间绝缘层覆盖，栅极总线配置在层间绝缘层上、以及形成于层间绝缘层的栅极接触孔内，在栅极接触孔内连接到栅极电极。
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公开(公告)号：CN112711149A
公开(公告)日：2021-04-27
申请号：CN202011137059.7
申请日：2020-10-22
Applicant: 夏普株式会社
IPC: G02F1/1333 , G02F1/1343 , G06F3/041
Abstract: 有源矩阵基板具备：多个TFT；层间绝缘层；公共电极，分离成分别作为触摸传感器电极发挥功能的多个分段；第一电介质层；多个像素电极；第二电介质层；以及多个触摸布线，各像素电极隔着第一电介质层与公共电极部分重叠，由此形成辅助电容，多个触摸传感器电极包括第一电极，多个触摸布线包括与第一电极电连接的第一布线以及与其他电极电连接的第二布线，第二布线在从基板的法线方向看时，横穿第一电极而延伸到其他电极，第二布线的一部分隔着第一电介质层和第二电介质层与第一电极重叠，由此形成触摸布线电容。
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公开(公告)号：CN109597249A
公开(公告)日：2019-04-09
申请号：CN201811142619.0
申请日：2018-09-28
Applicant: 夏普株式会社
IPC: G02F1/1343 , G02F1/1362 , G02F1/1345 , G02F1/1333
Abstract: 本发明提供一种抑制连接于电极的布线干扰其他布线的情况的显示面板。一种显示面板，其特征在于，具有：玻璃基板；多个像素电极；多个TFT，其与多个像素电极的各个电极电连接；位置检测电极；位置检测布线，其与位置检测电极电连接；端子部，其配置在比位置检测布线更靠上层并配置于非显示区域A2；SOG膜，其在显示区域A1内介于位置检测布线与TFT之间并在非显示区域A2内介于端子部与玻璃基板之间；导电膜，其在玻璃基板中配置于位置检测布线与端子部之间的层且从位置检测布线横跨端子部地延伸并对端子部和位置检测布线进行连接，所述导电膜配置于SOG膜的上层。
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公开(公告)号：CN109491157A
公开(公告)日：2019-03-19
申请号：CN201811057904.2
申请日：2018-09-11
Applicant: 夏普株式会社
IPC: G02F1/1362 , G02F1/1368 , G02F1/1343 , G02F1/1333
Abstract: 一种显示面板用基板的制造方法，抑制对半导体膜和透明电极膜中的一个膜进行的蚀刻处理、退火处理给另一个膜带来不良影响的事态。其特征在于，具备：像素电极形成工序，在覆盖栅极电极(34)的栅极绝缘膜(38)上形成包括透明电极膜的像素电极(33)；半导体膜形成工序，在像素电极形成工序之后进行，在栅极绝缘膜(38)上以一部分覆盖像素电极(33)的形式形成半导体膜(42)；退火处理工序，在半导体膜形成工序之后进行，对半导体膜(42)进行退火处理；以及蚀刻工序，在退火处理工序之后进行，通过对半导体膜(42)进行蚀刻，将与栅极电极(34)重叠的沟道部(37)形成在与像素电极(33)同一层。
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