公开(公告)号：CN119849400A

公开(公告)日：2025-04-18

申请号：CN202411811231.0

申请日：2024-12-10

Applicant: 北京微电子技术研究所 ,  西北工业大学

Inventor： 邵晨育 ,  王硕 ,  田春生 ,  周婧 ,  陈雷 ,  周冲 ,  庞永江 ,  张瑶伟 ,  王卓立 ,  步远航

IPC: G06F30/3315 ,  G06F30/34 ,  G06F111/06 ,  G06F123/02

Abstract: 本发明属于电子设计自动化、静态时序分析领域，具体涉及一种用于FPGA静态时序分析的并行优化方法，旨在解决现有技术中静态时序分析计算效率低、编译时间长的问题。本发明方法包括：根据构建的面向FPGA的STA数据结构对时序图、时序约束进行内存布局优化；任务分解，并将每一层级的节点和边的计算任务分配多个并行内核并行执行、不同层级分配单一CPU线程按顺序执行；在执行时，对时序图进行遍历，标记待更新的节点和边；通过双向遍历计算，获取节点的有效的到达时间、节点的有效的需求时间，确定FPGA时序静态分析中的关键路径，生成FPGA静态时序分析的并行优化报告。本发明提高了静态时序分析中的计算效率，缩短了编译时间。