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公开(公告)号：CN115664584A
公开(公告)日：2023-01-31
申请号：CN202210877778.5
申请日：2022-07-25
Applicant: 西安空间无线电技术研究所
Abstract: 一种用于高速卫星链路的高能效LDPC译码器，采用了流水线长度更短资源利用效率更高的变量节点外信息计算电路，根据校验矩阵行重较大的特点，针对校验节点外信息计算过程，利用一种简化的最小、次小值计算电路，大幅减少了译码器实现所需的FPGA资源，有效降低了高速卫星链路LDPC译码器实现所需的成本和功耗。在译码迭代计算过程中，垂直运算部分使用一种复杂度更低的4输入变量节点外信息计算流水线处理电路；水平运算部分使用一种复杂度极低的最小、次小值近似计算电路。
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公开(公告)号：CN107888334A
公开(公告)日：2018-04-06
申请号：CN201710913800.6
申请日：2017-09-30
Applicant: 西安空间无线电技术研究所
Abstract: 本发明公开了一种基于LT码与LDPC码级联的随机编、译码器及方法，其中，编码器包括：伪随机数产生器，用于根据输入密钥，生成随机数；随机数包括：随机key值和随机控制字；LT分组编码模块，用于根据随机key值对输入信息进行分组编码，输出LT编码符号；LDPC编码模块，用于根据随机控制字，对LT编码符号进行随机化的LDPC编码，输出编码序列。通过本发明解决了随机化问题带来的纠错性能高速恶化和硬件布线复杂度严重攀升的问题，给出了一种复杂度低、性能优异且可工程实现的海量随机编码方案，在提供海量随机性的同时，具有极低的计算复杂度，并且可以提供接近信道容量极限的优异纠错性能。
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公开(公告)号：CN103220003A
公开(公告)日：2013-07-24
申请号：CN201310108666.4
申请日：2013-03-29
Applicant: 西安空间无线电技术研究所
IPC: H03M13/11
Abstract: 本发明涉及提高节点处理并行度的QC-LDPC译码器的实现方法，译码器包括变量节点信息更新单元VNU，变量节点信息打包单元VP，校验节点信息更新单元CNU，校验节点信息打包单元CP，校验方程计算单元PCU，存储位宽均为（Qh）bits的存储块RAM_f和RAM_m，存储位宽为hbits的存储块RAM_c，本方法采用节点信息打包单元可以有效地实现存储器批量数据的同时读入和写出，解决存储器访问冲突问题。通过增加存储器每个地址单元中存储的数据个数，可以提高LDPC译码器处理单元的并行度，本发明QC-LDPC译码器的实现方法具有吞吐量高，硬件资源少，设计复杂性低等特点。
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公开(公告)号：CN108768408B
公开(公告)日：2022-05-24
申请号：CN201810475677.9
申请日：2018-05-17
Applicant: 西安空间无线电技术研究所
IPC: H03M13/11
Abstract: 本发明公开了一种基于Sidon序列的大围长II型准循环LDPC码设计方法。该方法首先利用S‑V方法建立重量矩阵；然后利用Sidon序列为重量矩阵中的元素分配指数值，产生指数矩阵；最后根据指数矩阵产生校验矩阵，完成II型准循环LDPC码的构造。本发明在建立重量矩阵和指数矩阵时均进行了创新，从而保证本发明能够构造围长为8、码率灵活、且最小距离较大的II型(3，3L)QC‑LDPC码。
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Patent Agency Ranking
公开(公告)号：CN107888334B
公开(公告)日：2020-11-10
申请号：CN201710913800.6
申请日：2017-09-30
Applicant: 西安空间无线电技术研究所
Abstract: 本发明公开了一种基于LT码与LDPC码级联的随机编、译码器及方法，其中，编码器包括：伪随机数产生器，用于根据输入密钥，生成随机数；随机数包括：随机key值和随机控制字；LT分组编码模块，用于根据随机key值对输入信息进行分组编码，输出LT编码符号；LDPC编码模块，用于根据随机控制字，对LT编码符号进行随机化的LDPC编码，输出编码序列。通过本发明解决了随机化问题带来的纠错性能高速恶化和硬件布线复杂度严重攀升的问题，给出了一种复杂度低、性能优异且可工程实现的海量随机编码方案，在提供海量随机性的同时，具有极低的计算复杂度，并且可以提供接近信道容量极限的优异纠错性能。
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公开(公告)号：CN109802687A
公开(公告)日：2019-05-24
申请号：CN201811592741.8
申请日：2018-12-25
Applicant: 西安空间无线电技术研究所
IPC: H03M13/11
Abstract: 一种基于FPGA的QC-LDPC码的高速码率兼容LDPC编码器，通过控制模块将输入信息序列的每个信息子块的分量的列向量送至校验位计算模块；将信息子块的分量的列向量通过延迟模块进行时间延迟后送至选择移位输出模块；移位操作模块，根据编码器的码率rate，确定循环移位寄存器的移位方法，并送至循环移位寄存器；根据确定循环移位寄存器的移位方法，对循环子矩阵Bi,j的首行数据bi,j(0)进行移位操作,根据移位操作后的结果与输入信息比特序列的逐信息比特，计算得到校验向量，将校验向量送至选择移位输出模块；选择移位输出模块，在不同时间输出校验向量和信息子块的分量的列向量，本发明的高速码率兼容编码器架构，不同码率之间可以最大程度地实现资源共享。
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公开(公告)号：CN105024704B
公开(公告)日：2018-04-10
申请号：CN201510422679.8
申请日：2015-07-17
Applicant: 西安空间无线电技术研究所
IPC: H03M13/11
Abstract: 一种低复杂度的列分层LDPC译码器实现方法，该方法在常规的LDPC分层译码基础上采用了高效的外信息压缩存储方法并且对损失的最小值和次小值进行补偿计算，译码过程中每个校验节点只需要存储外信息的最小值和次小值组成的信息二元组，有效减少了译码过程中译码器对外信息的存储资源需求量，并且大幅降低了压缩存储计算所需的比较及替换次数，该方法在降低存储和计算资源的同时能够保持优异的译码性能。
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公开(公告)号：CN103220122A
公开(公告)日：2013-07-24
申请号：CN201310108510.6
申请日：2013-03-29
Applicant: 西安空间无线电技术研究所
Abstract: 本发明涉及一种可变参数高速并行帧同步器，相关检测模块接收数据组合模块组合出的P种组合数据和帧头参数，按照帧头参数要求对P种组合数据分别进行相关检测运算得到P个峰值脉冲，输出给帧头位置指示模块，并根据容错参数指示出P个帧头位置信号，输出给前后方保护模块，该模块根据前后方保护参数产生出帧同步信号和同步锁定信号，并输出给输出模块产生最终的帧同步锁定信号、帧同步信号和与帧同步信号在时间上一致的经过数据组合模块组合的并行P路数据；该并行帧同步器具有吞吐量高，衔接性好，通用性强，硬件资源少，设计复杂性低等特点。
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公开(公告)号：CN118984160A
公开(公告)日：2024-11-19
申请号：CN202411441197.2
申请日：2024-10-16
Applicant: 西安空间无线电技术研究所
Abstract: 本发明提供了一种基于FPGA的高速广义级联译码器，由L个不同层的级联译码模块和1个H矩阵乘法器组成；广义级联译码器的总输入以V0表示，依次经过L个不同层的级联译码模块后，第i层的级联译码模块的输出表示为Vi；第L层广义级联译码的输出#imgabs0#经过H矩阵乘法器后，得到广义级联译码器的总输出C；本发明的广义级联译码器，通过对短码的级联迭代译码，以较低的复杂度实现与长码相当的性能；与同等码率的RS码相比，误码率性能显著提升。
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